时钟链路、电子设备制造技术

本公开提供一种时钟链路，所述时钟链路包括多级缓冲模块和多个时钟信号输出端，每个所述时钟信号输出端均对应有相应的缓冲模块，所述时钟信号输出端与相应的缓冲模块的输出端电连接；所述缓冲模块用于对输入至该缓冲模块的时钟信号进行整形，以获得满足与该缓冲模块对应的时序要求的输出时钟信号，在相邻两级缓冲模块中，后一级缓冲模块的输入端与前一级缓冲模块的输出端电连接，且后一级缓冲模块输出的时钟信号相对于输入至第一级缓冲模块的时钟信号的时延大于前一级缓冲模块输出的时钟信号相对于输入至第一级缓冲模块的时钟信号的时延。本公开还提供一种电子设备。本公开还提供一种电子设备。本公开还提供一种电子设备。

【技术实现步骤摘要】
时钟链路、电子设备


[0001]本公开涉及电子设备领域，具体地，涉及一种时钟链路和一种包括该时钟链路的电子设备。

技术介绍

[0002]随着集成电路制造工艺进入纳米级，诸如串行/解串器(SerDes)的工作速度越来越快，相对应的需求的时钟也越来越快。
[0003]对于高速串行/解串器而言，其中的时钟驱动一般采用具有树形结构的时钟链路进行多路径分别缓冲，最后集总式驱动超大负载。但在较高速度下，上述树形结构占用较大面积，且功耗巨大。

技术实现思路

[0004]本公开实施例提供一种时钟链路和一种包括该时钟链路的电子设备。
[0005]作为本公开的第一个方面，提供一种时钟链路，其中，所述时钟链路包括多级缓冲模块和多个时钟信号输出端，每个所述时钟信号输出端均对应有相应的缓冲模块，所述时钟信号输出端与相应的缓冲模块的输出端电连接；
[0006]所述缓冲模块用于对输入至该缓冲模块的时钟信号进行整形，以获得满足与该缓冲模块对应的时序要求的输出时钟信号，
[0007]在相邻两级缓冲模块中，后一级缓冲模块的输入端与前本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟链路，其特征在于，所述时钟链路包括多级缓冲模块和多个时钟信号输出端，每个所述时钟信号输出端均对应有相应的缓冲模块，所述时钟信号输出端与相应的缓冲模块的输出端电连接；所述缓冲模块用于对输入至该缓冲模块的时钟信号进行整形，以获得满足与该缓冲模块对应的时序要求的输出时钟信号，在相邻两级缓冲模块中，后一级缓冲模块的输入端与前一级缓冲模块的输出端电连接，且后一级缓冲模块输出的时钟信号相对于输入至第一级缓冲模块的时钟信号的时延大于前一级缓冲模块输出的时钟信号相对于输入至第一级缓冲模块的时钟信号的时延。2.根据权利要求1所述的时钟链路，其特征在于，所述时钟链路还包括自偏置直流耦合模块，所述自偏置直流耦合模块的输入端用于接收初始时钟信号，所述自偏置直流耦合模块的输出端与第一级所述缓冲模块的输入端电连接，所述自偏置直流耦合模块用于对所述初始时钟信号提供直流偏置点，以使得输入第一级所述缓冲模块的时钟信号满足预定占空比范围。3.根据权利要求2所述的时钟链路，其特征在于，所述直流偏置点设置在VDD/2的位置。4.根据权利要求1所述的时钟链路，其特征在于，所述时钟链路还包括分频器，所述分频器用于根据分频需求对该分频器的输入端接收到的信号进行分频处理，并将预定频率的时钟信号输入至第一级所述缓冲模块的输入端。5.根据权利要求4所述的时钟链路，其特征在于，所述分频需求选自以下分频需求中的任意一者：全速率、半速率、四分之一速率、八分之一速率。6.根据权利要求1至5中任意一项所述的时钟链路，其特征在于，所述时钟链路还包括占空比校正模块，所述占空比校正模块用于确定多级缓冲模块中的至少一级缓冲模块的输出时钟信号的占空比，并且，所述占空比校正模块还用于在被检测的缓冲模块的输出时钟信号不满足预定占空比范围的情况下，对被检测的缓冲模块之前的模块输出的时钟信号进行占空比调整。7.根据权利要求6所述的时钟链路，其特征在于，所述占空比校正模块包括占空比传感器、数字逻辑单元、占空比校正单元，所述占空比传感器用于对接收到的时钟信号进行低通滤波处理获得直流电位、对所述直流电位进行运算比较，获得比较结果；所述数字逻辑单元用于根据所述比较结果判断所述占空比传感器检测的时钟信号的占空比是否满足预定占空比范围，且所述逻辑数字单元还用于在所述占空比传感器检测的时钟信号的占空比不满足预定占空比范围时生成调整控制信号，并将该调整控制信号提供给占空比校正单元；所述占空比校正单元用于根据接收到所述调整控制信号生成占空比校正信号，并将该占空比校正信号提供给...

【专利技术属性】
技术研发人员：杨彬彬，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：