基于单FPGA的雷达信号可变规模并行处理平台及方法技术

本发明专利技术公开了基于单FPGA的雷达信号可变规模并行处理平台及方法，该处理平台包括一个FPGA芯片，FPGA芯片上集成有数据协议处理模块、数字变频模块、DBF合成模块、雷达信号发射模块、雷达信号接收模块、雷达信号处理模块、目标检测模块和数据传输模块；雷达信号处理模块，用于根据基础参数，对雷达接收回波信号进行脉冲压缩处理，得到脉冲压缩处理结果并按行进行顺序存储；基于行列转换法对所述脉冲压缩处理结果进行列转换，并对列转换后的脉冲压缩处理结果进行相关积累处理，得到最终雷达信号处理结果。本发明专利技术既能满足小型化需求，又可提高雷达信号处理工作效率，还可根据实际需求灵活修改实现方案。活修改实现方案。活修改实现方案。

【技术实现步骤摘要】
基于单FPGA的雷达信号可变规模并行处理平台及方法


[0001]本专利技术涉及雷达信号处理
，具体涉及基于单FPGA的雷达信号可变规模并行处理平台及方法。

技术介绍

[0002]现在主流雷达信号处理系统一般采用DSP+FPGA等嵌入式平台，一般而言FPGA平台完成雷达信号预处理流程，DSP完成目标检测、数量估计、目标航迹跟踪等数据处理流程。
[0003]现有的DSP+FPGA嵌入式雷达信号处理平台涉及多个芯片开发，整个系统复杂，难度较大，且设备体积及功耗受限，无法满足小型化需求。

技术实现思路

[0004]本专利技术目的在于提供基于单FPGA的雷达信号可变规模并行处理平台及方法，通过将雷达信号的处理集成到一个FPGA上，且结合DDR行列转换的设计实现并行处理；本专利技术既能满足小型化需求，又可提高雷达信号处理工作效率，还可根据实际需求灵活修改实现方案。
[0005]本专利技术通过下述技术方案实现：
[0006]第一方面，本专利技术提供了基于单FPGA的雷达信号可变规模并行处理平台，该处理平台包括一个FPGA芯片，所述FPGA芯片上集成有数据协议处理模块、数字变频模块、DBF合成模块、雷达信号发射模块、雷达信号接收模块和雷达信号处理模块；
[0007]数据协议处理模块，用于根据通信协议，将上位机下发的控制信息和配置信息解析为基础参数并发送至各个模块；
[0008]数字变频模块，用于根据数字变频参数进行配置，将从外部ADC采样获取的N路雷达回波信号进行数字下变频处理，得到N路雷达基带信号；
[0009]DBF合成模块，用于根据DBF参数进行配置，将N路雷达基带信号进行数字波束合成，得到M路数字合成信号；N、M均为正整数，且N大于M；
[0010]雷达信号发射模块，用于根据雷达发射控制参数进行配置，进行雷达信号发射控制；
[0011]雷达信号接收模块，用于根据雷达接收控制参数进行配置，结合M路数字合成信号进行雷达接收控制，并将雷达接收回波信号发送至雷达信号处理模块；
[0012]雷达信号处理模块，用于根据快速傅里叶变换FFT的长度和逆快速傅里叶变换IFFT的长度，对雷达接收回波信号进行脉冲压缩处理，得到脉冲压缩处理结果并按行进行顺序存储；基于行列转换法对所述脉冲压缩处理结果进行列转换，并对列转换后的脉冲压缩处理结果进行相关积累处理，得到最终雷达信号处理结果。
[0013]进一步地，所述基础参数包括数字变频参数、DBF参数、雷达发射控制参数、雷达接收控制参数、目标检测参数和雷达信号处理参数；
[0014]所述数字变频参数用于发送至数字变频模块；
[0015]所述DBF参数用于发送至DBF合成模块；
[0016]所述雷达发射控制参数用于发送至雷达信号发射模块；
[0017]所述雷达接收控制参数用于发送至雷达信号接收模块；
[0018]所述目标检测参数用于发送至目标检测模块；
[0019]所述雷达信号处理参数用于发送至雷达信号处理模块。
[0020]进一步地，所述发射控制参数包括发射脉冲宽度和发射周期；
[0021]所述接收控制参数包括脉冲压缩长度、相干积累次数和接收周期；
[0022]所述数字变频参数包括接收中频频率；
[0023]所述目标检测参数包括CFAR平均点数、CFAR保护点数和CFAR阈值门限；
[0024]所述雷达信号处理参数包括快速傅里叶变换FFT的长度和逆快速傅里叶变换IFFT的长度。
[0025]进一步地，所述快速傅里叶变换FFT的长度等于所述脉冲压缩长度；
[0026]所述逆快速傅里叶变换IFFT的长度等于所述相干积累次数。
[0027]进一步地，该处理平台还包括集成于FPGA芯片上的目标检测模块和数据传输模块；
[0028]目标检测模块，用于从DDR存储器中按行顺序读取最终雷达信号处理结果，在读取的同时对最终雷达信号处理结果进行求模运算，计算脉冲压缩长度内的平均幅度和信号峰值，并结合门限参数得到目标检测门限；根据所述目标检测门限和所述信号峰值进行比较，得到目标检测结果；其中，若所述信号峰值大于所述检测门限，则认为该雷达信号是真目标，否则该雷达信号不是真目标，并丢弃该信号峰值；另外，在计算平均幅度的过程中同时查找信号峰值，方法为将连续三个点的值进行比较，如果中间点的值同时大于两边点的值，则认为是信号峰值；
[0029]数据传输模块，用于将目标检测结果传输至上位机。
[0030]进一步地，所述脉冲压缩处理，包括：
[0031]对雷达接收回波信号进行FFT运算，得到第一运算结果；
[0032]将所述第一运算结果与匹配滤波系数进行复数乘法运算，得到第二运算结果；
[0033]将所述第二运算结果进行IFFT运算，得到脉冲压缩处理结果，并将所述脉冲压缩处理结果按行顺序存储于DDR存储器中。
[0034]其中，DDR存储器是双倍数据速率存储器。
[0035]进一步地，所述的基于行列转换法对所述脉冲压缩处理结果进行列转换，包括：
[0036]假设所述脉冲压缩处理结果是一个M x N的矩阵，其中M代表行的大小，N代表列的大小；
[0037]在进行DDR存储器写入时，首先将DDR存储器用户地址划分为行区域与列区域，然后根据DDR存储器读写特性以及并行处理的需求，将串行输入的n个位宽为x的脉冲压缩数据转换为一个位宽为n*x的数据；结合雷达运算特点，在所述脉冲压缩数据进行存储时将行索引转换为列地址，在切换脉冲压缩的列索引转换为行地址使用；其中n为大于0的正整数；
[0038]在进行DDR存储器读取时，按地址顺序读取所述脉冲压缩处理结果中的数据即可。
[0039]进一步地，所述的对列转换后的脉冲压缩处理结果进行相关积累处理，包括：
[0040]根据列转换后的脉冲压缩处理结果，按列从DDR存储器读取脉冲压缩处理结果，并
基于FFT运算进行相干积累运算，得到相干积累运算结果作为最终雷达信号处理结果；及将所述最终雷达信号处理结果进行乱序存储于DDR存储器中。
[0041]第二方面，本专利技术又提供了基于单FPGA的雷达信号可变规模并行处理方法，该方法应用于所述的基于单FPGA的雷达信号可变规模并行处理平台；该方法包括：
[0042]所述的基于单FPGA的雷达信号可变规模并行处理平台开机后，根据上位机下发的控制信息和配置信息，进行各项基础参数的配置，并进入待机模式等待雷达工作指令；
[0043]当收到雷达工作指令，所述的基于单FPGA的雷达信号可变规模并行处理平台根据已经配置好的各项基础参数进行以下雷达信号处理：
[0044]根据数字变频参数，将从外部ADC采样获取的N路雷达回波信号进行数字下变频处理，得到N路雷达基带信号；
[0045]根据DBF参数和雷达基带信号，将N路雷达基带信号进行数字波束合成，得到M路数字合成信号；N、M均为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.基于单FPGA的雷达信号可变规模并行处理平台，其特征在于，该处理平台包括一个FPGA芯片，所述FPGA芯片上集成有数据协议处理模块、数字变频模块、DBF合成模块、雷达信号发射模块、雷达信号接收模块和雷达信号处理模块；数据协议处理模块，用于根据通信协议，将上位机下发的控制信息和配置信息解析为基础参数并发送至各个模块；数字变频模块，用于根据基础参数进行配置，将从外部ADC采样获取的N路雷达回波信号进行数字下变频处理，得到N路雷达基带信号；DBF合成模块，用于根据基础参数进行配置，将N路雷达基带信号进行数字波束合成，得到M路数字合成信号；N、M均为正整数；雷达信号发射模块，用于根据基础参数进行配置，进行雷达信号发射控制；雷达信号接收模块，用于根据基础参数进行配置，结合M路数字合成信号进行雷达接收控制，并将雷达接收回波信号发送至雷达信号处理模块；雷达信号处理模块，用于根据基础参数，对雷达接收回波信号进行脉冲压缩处理，得到脉冲压缩处理结果并按行进行顺序存储；基于行列转换法对所述脉冲压缩处理结果进行列转换，并对列转换后的脉冲压缩处理结果进行相关积累处理，得到最终雷达信号处理结果。2.根据权利要求1所述的基于单FPGA的雷达信号可变规模并行处理平台，其特征在于，所述基础参数包括数字变频参数、DBF参数、雷达发射控制参数、雷达接收控制参数、目标检测参数和雷达信号处理参数；所述数字变频参数用于发送至数字变频模块；所述DBF参数用于发送至DBF合成模块；所述雷达发射控制参数用于发送至雷达信号发射模块；所述雷达接收控制参数用于发送至雷达信号接收模块；所述目标检测参数用于发送至目标检测模块；所述雷达信号处理参数用于发送至雷达信号处理模块。3.根据权利要求2所述的基于单FPGA的雷达信号可变规模并行处理平台，其特征在于，所述发射控制参数包括发射脉冲宽度和发射周期；所述接收控制参数包括脉冲压缩长度、相干积累次数和接收周期；所述数字变频参数包括接收中频频率；所述目标检测参数包括CFAR平均点数、CFAR保护点数和CFAR阈值门限；所述雷达信号处理参数包括快速傅里叶变换FFT的长度和逆快速傅里叶变换IFFT的长度。4.根据权利要求3所述的基于单FPGA的雷达信号可变规模并行处理平台，其特征在于，所述快速傅里叶变换FFT的长度等于所述脉冲压缩长度；所述逆快速傅里叶变换IFFT的长度等于所述相干积累次数。5.根据权利要求1所述的基于单FPGA的雷达信号可变规模并行处理平台，其特征在于，该处理平台还包括集成于FPGA芯片上的目标检测模块和数据传输模块；目标检测模块，用于从DDR存储器中按行顺序读取最终雷达信号处理结果，在读取的同时对最终雷达信号处理结果进行求模运算，计算脉冲压缩长度内的平均幅度和信号峰值，并结合门限参数得到目标检测门限；根据所述目标检测门限和所述信号峰值进行比较，得
到目标检测结果；其中，若所述信号峰值大于所述检测门限，则认为该雷达信号是真目标，否则该雷达信号不是真目标，并丢弃该信号峰值；数据传输模块，用于将目标检测结果传输至上位机。6.根据权利要求1所述的基于单FPGA的雷达信号可变规模并行处理平台，其特征在于，所述脉冲压缩处理，包括：对雷达接收回波信号进行FFT运算，得到第一运算结果；将所述第一运算结果与匹配滤波系数进行复数乘法运算，得...

【专利技术属性】
技术研发人员：尹湘凡，洪成，李博，
申请(专利权)人：四川九洲电器集团有限责任公司，
类型：发明
国别省市：