一种伪随机二进制序列发生装置及校验装置制造方法及图纸

本发明专利技术提供了一种伪随机二进制序列发生装置及校验装置，发生装置包括对称设置的两组移位寄存器电路、时钟信号电路、数据合成器及控制电路，基于两组相位相反的时钟信号反馈，实现半时钟频率PRBS序列的生成，从而降低移位寄存器内核的工作频率。此外，通过在电路中设置多种码型的PRBS发生电路，可以在应用中基于需要切换生成不同码型的PRBS序列校验装置与发生装置对应设置，可以实现上述发生装置生成的半时钟信号频率的不同码型PRBS序列的校验。该发生装置和校验装置可以满足芯片自检时对不同码型数据流的模拟需要，避免传统PRBS生成、校验装置只能生成或校验固定码型PRBS序列的缺点。的缺点。的缺点。

【技术实现步骤摘要】
一种伪随机二进制序列发生装置及校验装置


[0001]本专利技术涉及数字通信
，具体而言，涉及一种伪随机二进制序列（PRBS，Pseudo
‑
Random Binary Sequence）发生装置及校验装置。

技术介绍

[0002]伪随机二进制序列是指只包含0和1的伪随机序列，不仅具有随机序列的统计特性和高斯噪声的良好自相关特性，还具有某种确定的编码规则，可重复产生和处理，广泛应用在通信领域，例如，在高速数字通信链路的仿真和测试中，用于模拟真实的数据流。其中，PRBS通过本原多项式生成，本原多项式通过多个依次串联的线性反馈移位寄存器进行表征，移位寄存器的长度称为阶数n，常用的阶数有7、9、11、15、20、23、31，则PRBS的循环周期为2
n
‑
1。
[0003]目前，针对每阶PRBS码型，设置对应的PRBS发生装置（PRBS Generator）生成PRBS数据流，例如，以7阶PRBS码型为例，PRBS发生器包括7个移位寄存器（LFSR，Linear Feedback Shift Registers）以及一异或电路（Xor），其中，7个移位寄存器顺序相连，第六个寄存器的输出与第七个寄存器的输出进行异或运算后，输入到第一个寄存器，第七个寄存器的输出为PRBS发生器的输出，即PRBS（PRBS数据流）。其中，7阶PRBS码型对应的本原多项式为X6+X7+1。
[0004]PRBS码常用于高速数字通信链路的仿真和测试，用来模拟真实的数据流，现有的PRBS发生器的移位寄存器内核工作频率较高，增加了设计难度。另外现有的PRBS发生装置及校验装置，针对不同阶PRBS码型，需要对应设置一PRBS发生器及校验器，使得仿真和测试的成本较高，尤其是在芯片自检时，由于需要对不同码型数据流进行模拟，单一的PRBS发生器及校验器不能满足芯片的自检需求，使得芯片的自检效率较低。

技术实现思路

[0005]有鉴于此，本专利技术的目的在于提供伪随机二进制序列发生装置及校验装置，以降低移位寄存器内核的工作频率，满足芯片自检时对不同码型数据流的模拟需要，避免传统PRBS生成、校验装置只能生成或校验固定码型PRBS序列的缺点。
[0006]第一方面，本专利技术实施例提供了伪随机二进制序列发生装置，包括：n阶伪随机二进制序列PRBS发生器，产生基于半时钟信号频率的n阶PRBS序列，n阶PRBS序列包括2
n
‑
1位数据，n为大于3的整数，包括：对称设置的两组移位寄存器电路，时钟信号电路、数据合成器及控制电路，其中，移位寄存器电路用于对初始值进行编码获得PRBS数据；时钟信号电路，用于生成时钟信号，输入数据合成器，及同步反相地输入两组移位寄存器电路的时钟信号输入端；数据合成器的两个输入端分别连接两组移位寄存器电路的输出以接收PRBS数据，并根据时钟信号，输出基于半时钟信号频率的n阶PRBS序列；
控制电路，用于控制移位寄存器电路及时钟信号电路。
[0007]结合第一方面，本专利技术实施例提供了第一方面的第二种可能的实施方式，其中，每组移位寄存器电路包括：依次相连的第一锁存器、第二锁存器、第三锁存器及第一D触发器模块，1个第一选择器以及1个逻辑门电路， 其中第一D触发器模块包括依次相连的（n
‑
3）∕2个第一D触发器；初始值依次经第一D触发器模块、第三锁存器、第二锁存器、第一锁存器移位编码后，输出PRBS数据；第一选择器的两个输入端分别与第一锁存器及第三锁存器的输入端相连；逻辑门电路的两个输入端分别与第一选择器的输出端以及对称设置的另一组移位寄存器电路的最终输出相连，输出端与第一D触发器模块的输入端相连。
[0008]结合第一方面第一种可能的实施方式，本专利技术实施例提供了第一方面的第二种可能的实施方式，其中，逻辑门电路为同或门或异或门。
[0009]结合第一方面的第一种可能的实施方式，本专利技术实施例提供了第一方面的第三种可能的实施方式，其中，n为7或9或11或15或21或23或31。
[0010]结合第一方面的第一种可能的实施方式，本专利技术实施例提供了第一方面的第四种可能的实施方式，其中，时钟信号同步反相地输入两组移位寄存器电路中的各个锁存器及第一D触发器的时钟信号输入端，且每组移位寄存器电路的第一锁存器、第三锁存器的输入时钟信号与第二锁存器及第一D触发器输入时钟信号同步反相。
[0011]结合第一方面的第一种可能的实施方式，本专利技术实施例提供了第一方面的第五种可能的实施方式，其中，每组移位寄存器电路还包括1个第二选择器以及第二D触发器模块，形成m阶PRBS发生器，用于产生2
m
‑
1位的PRBS序列，其中，m为大于n的整数，第二D触发器模块包括（m
‑
n）∕2个依次相连的第二D触发器；逻辑门电路通过第二选择器与第一D触发器模块的输入端相连：第二选择器的一个输入端与逻辑门电路输出端连接，第二选择器的输出端与第一D触发器模块的输入端相连；第二D触发器模块输出端与第二选择器的另一个输入端相连，输入端与逻辑门电路的输出端连接。
[0012]结合第一方面的第五种可能的实施方式，本专利技术实施例提供了第一方面的第六种可能的实施方式，其中，n为7或9或11或15或21或23，m为11或15或21或23或31。
[0013]结合第一方面的第五种可能的实施方式，本专利技术实施例提供了第一方面的第七种可能的实施方式，其中，每组移位寄存器电路还包括1个第三选择器以及第三D触发器模块，形成r阶PRBS发生器，用于产生2
r
‑
1位的PRBS序列，其中，r为大于m的整数，第三D触发器模块包括（m
‑
n）∕2个依次相连的第三D触发器；逻辑门电路通过第三选择器与第二D触发器模块的输入端相连：第三选择器的一个输入端与逻辑门电路输出端连接，第三选择器的输出端与第二D触发器模块的输入端相连；第三D触发器模块的输出端与第三选择器的另一个输入端相连，输入端与逻辑门电路的输出端连接。
[0014]结合第一方面的第七种可能的实施方式，本专利技术实施例提供了第一方面的第八种可能的实施方式，其中，n为7或9或11或15，m为11或15或21或23，r为15或21或23或31。
[0015]第二方面，本专利技术实施例提供了PRBS数据发生方法，其特征在于应用上述第五种可能的实施方式或第七种可能的实施方式的发生装置，包括以下步骤：S1:控制电路接收PRBS序列生成指示信息，并控制两组移位寄存器电路复位为预设值；S2:控制电路根据指示信息控制对应阶数的PRBS发生器开启，获得目标PRBS序列，包括：控制n阶PRBS发生器，及其他对应触发器模块和选择器的导通；向导通的选择器选择端输入对应控制信号控制各选择器输出；控制时钟信号电路产生时钟信号，同步反相输入两组移位寄存器电路，分别获得最终输出A和B；A、B及时钟信号输入数据合成器；控制数据合成器在时钟信号上升沿、下降沿分别输出A或B，而本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种伪随机二进制序列发生装置，其特征在于，包括：n阶伪随机二进制序列PRBS发生器，产生基于半时钟信号频率的n阶PRBS序列，所述n阶PRBS序列包括2
n
‑
1位数据，n为大于3的整数，包括：对称设置的两组移位寄存器电路，时钟信号电路、数据合成器及控制电路，其中，所述移位寄存器电路用于对初始值进行编码获得PRBS数据；所述时钟信号电路，用于生成时钟信号，输入所述数据合成器，及同步反相地输入两组所述移位寄存器电路的时钟信号输入端；所述数据合成器的两个输入端分别连接两组所述移位寄存器电路的输出以接收所述PRBS数据，并根据所述时钟信号，输出所述基于半时钟信号频率的n阶PRBS序列；所述控制电路，用于控制所述移位寄存器电路及所述时钟信号电路。2.根据权利要求1所述的发生装置，其特征在于，每组所述移位寄存器电路包括：依次相连的第一锁存器、第二锁存器、第三锁存器及第一D触发器模块，1个第一选择器以及1个逻辑门电路，其中所述第一D触发器模块包括依次相连的（n
‑
3）∕2个第一D触发器；所述初始值依次经所述第一D触发器模块、第三锁存器、第二锁存器、第一锁存器移位编码后，输出所述PRBS数据；所述第一选择器的两个输入端分别与所述第一锁存器及所述第三锁存器的输入端相连；所述逻辑门电路的两个输入端分别与所述第一选择器的输出端以及对称设置的另一组所述移位寄存器电路的输出相连，输出端与所述第一D触发器模块的输入端相连。3.根据权利要求2所述的发生装置，其特征在于，所述逻辑门电路为同或门或异或门。4.根据权利要求2所述的发生装置，其特征在于，所述n为7或9或11或15或21或23或31。5.根据权利要求2所述的发生装置，其特征在于，所述时钟信号同步反相地输入两组所述移位寄存器电路中的各个锁存器及第一D触发器的时钟信号输入端，且每组所述移位寄存器电路的所述第一锁存器、第三锁存器的输入时钟信号与所述第二锁存器及所述第一D触发器输入时钟信号同步反相。6.根据权利要求2所述的发生装置，其特征在于，每组所述移位寄存器电路还包括1个第二选择器以及第二D触发器模块，形成m阶PRBS发生器，用于产生2
m
‑
1位的PRBS序列，其中，m为大于n的整数，所述第二D触发器模块包括（m
‑
n）∕2个依次相连的第二D触发器；所述逻辑门电路通过所述第二选择器与所述第一D触发器模块的输入端相连：所述第二选择器的一个输入端与所述逻辑门电路输出端连接，所述第二选择器的输出端与所述第一D触发器模块的输入端相连；所述第二D触发器模块输出端与所述第二选择器的另一个输入端相连，输入端与所述逻辑门电路的输出端连接。7.根据权利要求6所述的发生装置，其特征在于，所述n为7或9或11或15或21或23，所述m为11或15或21或23或31。8.根据权利要求6所述的发生装置，其特征在于，每组所述移位寄存器电路还包括1个第三选择器以及第三D触发器模块，形成r阶PRBS发生器，用于产生2
r
‑
1位的PRBS序列，其中，r为大于m的整数，所述第三D触发器模块包括（m
‑
n）∕2个依次相连的第三D触发器；
所述逻辑门电路通过所述第三选择器与所述第二D触发器模块的输入端相连：所述第三选择器的一个输入端与所述逻辑门电路输出端连接，所述第三选择器的输出端与所述第二D触发器模块的输入端相连；所述第三D触发器模块的输出端与所述第三选择器的另一个输入端相连，输入端与所述逻辑门电路的输出端连接。9.根据权利要求8所述的发生装置，其特征在于，所述n为7或9或11或15，所述m为11或15或21或23，所述r为15或21或23或31。10.一种PRBS数据发生方法，其特征在于应用权利要求6或8所述的发生装置，包括以下步骤：S1:所述控制电路接收PRBS序列生成指示信息，并控制两组所述移位寄存器电路复位为预设值；S2:所述控制电路根据所述指示信息控制对应阶数的P...

【专利技术属性】
技术研发人员：周波，李谊，
申请(专利权)人：上海米硅科技有限公司，
类型：发明
国别省市：