一种真随机数发生器电路及芯片制造技术

本发明专利技术涉及信息安全芯片技术领域，具体公开了一种真随机数发生器电路，包括：压控振荡器电路；参考电压产生电路，参考电压产生电路与压控振荡器相连；伪随机数发生器电路，伪随机数发生器与压控振荡器相连，完成可变化的振荡器输出；采样电路，采样电路与压控振荡器相连，用于提高随机数输出的随机性；高频时钟发生器电路，高频时钟发生器与采样电路相连，用于采样电路的采样时钟，采用伪随机数发生器产生压控振荡器的控制信号，压控振荡器的输出频率在一定频率范围内变化，利用另一高频时钟采样压控振荡器的输出，产生高速真随机数输出，显著提高真随机数输出速率，同时，提高了低频采高频随机数发生器输出的随机性。采高频随机数发生器输出的随机性。采高频随机数发生器输出的随机性。

【技术实现步骤摘要】
一种真随机数发生器电路及芯片


[0001]本专利技术涉及信息安全芯片技术行业，具体是一种真随机数发生器电路及芯片。

技术介绍

[0002]信息技术的高速发展使得密钥的破解越来越容易，伪随机数由计算机等设备按照一定的算法生成，具有一定的规律性，进而有被破解的风险。随着对信息安全要求的提高，现在普遍采用真随机数发生器。目前，真随机数发生器的研究目标主要是输出序列的高熵值、低功耗，以及提高真随机数产生速率。
[0003]目前，真随机数发生器的实现方案一般有三种：直接噪声放大法、离散时间混沌法和振荡采样法。其中，振荡采样法由于实现方法简单，应用最为广泛，但是振荡采样法获取的随机数随机性较差。为了提高基于振荡采样法的真随机数发生器产生的随机数的随机性，目前有两种途径：一是降低低频时钟信号的频率。二是提高高频时钟信号的频率，但降低低频时钟信号的频率会降低真随机数发生器的产生速率，提高高频时钟信号的频率会增大电路的功耗，进而增加了芯片成本，因此，为解决这一问题，亟需研制一种真随机数发生器电路及芯片。

技术实现思路

[0004]本专利技术的目的在于提供一种真随机数发生器电路及芯片，以解决上述
技术介绍
中提出的问题。
[0005]为实现上述目的，本专利技术提供如下技术方案：
[0006]一种真随机数发生器电路，包括：
[0007]压控振荡器电路；
[0008]参考电压产生电路，所述参考电压产生电路与压控振荡器相连；
[0009]伪随机数发生器电路，所述伪随机数发生器与压控振荡器相连，用于压控振荡器的信号控制，完成可变化的振荡器输出；
[0010]采样电路，所述采样电路与压控振荡器相连，用于提高随机数输出的随机性；
[0011]高频时钟发生器电路，所述高频时钟发生器与采样电路相连，用于采样电路的采样时钟。
[0012]与现有技术相比，本专利技术的有益效果是：采用伪随机数发生器产生压控振荡器的控制信号，压控振荡器的输出频率在一定频率范围内变化，利用另一高频时钟采样压控振荡器的输出，产生高速真随机数输出，显著提高真随机数输出速率，同时，提高了低频采高频随机数发生器输出的随机性。
附图说明
[0013]图1为本专利技术实施例中一种真随机数发生器电路的实施图。
[0014]图2为本专利技术实施例中一种真随机数发生器电路及芯片中压控振荡器电路的示意
图。
[0015]图3为本专利技术实施例中一种真随机数发生器电路及芯片中伪随机数发生器电路的示意图。
[0016]图4为本专利技术实施例中一种真随机数发生器电路及芯片中采样电路的示意图。
具体实施方式
[0017]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0018]一种真随机数发生器电路，在本专利技术的一个实施例中，如图1所示，包括：压控振荡器电路；参考电压产生电路，所述参考电压产生电路与压控振荡器相连；伪随机数发生器电路，所述伪随机数发生器与压控振荡器相连，用于压控振荡器的信号控制，完成可变化的振荡器输出；采样电路，所述采样电路与压控振荡器相连，用于提高随机数输出的随机性；高频时钟发生器电路，所述高频时钟发生器与采样电路相连，用于采样电路的采样时钟。
[0019]在本专利技术的一个实施例中：
[0020]如图2所示，所述压控振荡器电路包括：控制电流源，用于振荡器的振荡频率控制；第一运算放大器OP1，用于作为电压跟随器的应用；第二运算放大器OP2，用于电压电流的转换应用；电平转换器，用于将振荡器输出高电平转换为电源电压；
[0021]电平转换器为Level Shifter，控制电流源为Ictrl，INV1
‑
INV8构成振荡器环路，由Ictrl供电，INV9
‑
INV10为反相器驱动输出；INV1、INV2、INV3、INV4、INV5、INV6、INV7、INV8、Level Shifter、INV9和INV10构成电流饥饿型振荡器；第一运算放大器OP1作为电压跟随器应用，当CTRL为低电位GND时：NMOS晶体管NM1截止，节点V1电压跟随输入电压Vref；当CTRL为高电位VDD时：运放内部泄放通路关闭，NMOS晶体管NM1导通，节点V1通过电流源I1放电，节点V1电压缓慢下降。第二运算放大器OP2用于电压电流转换应用，将节点V1的电压通过电阻R1转换成电流，再通过PMOS晶体管PM1和PM2镜像后输出。
[0022]压控振荡器工作过程说明如下：
[0023](1)当CTRL为地电位GND时，通过运放第一运算放大器OP1，电容C1储存电荷，节点V1电压最终建立到Vref。通过运放第二运算放大器OP2，节点V3电压最终建立到节点V1电压，电流镜PM1和PM2比例为1：1，电流镜NM2和NM3比例为1：1，电流镜PM3和PM4比例为1：1，则控制电流源Ictrl＝I2+Vref/R1，此时VCO_OUT输出最高频率FVCO_max。
[0024](2)当CTRL为高电位VDD，电容C1中储存的电荷通过电流I1逐渐泄放，节点V1电压逐渐下降，最终节点V1电压下降到零电平，最终控制电流源下降到Ictrl＝I2，此时VCO_OUT输出最低频率FVCO_min。
[0025](3)电流源I1用于控制电容C1的放电速度，使得节点V1电压缓慢下降，进而使得输出电流Ictrl由I2+Vref/R1缓慢下降到I2，压控振荡器的输出频率在FVCO_max和FVCO_min之间变化。
[0026]在本专利技术的一个实施例中：
[0027]如图3所示，所述伪随机数发生器电路包括：振荡器；至少四个二输入异或门；若干
个D触发器；
[0028]将多个D触发器级联(23个)，将第22级输出和第23级输出进行异或处理，输出再与第21级输出进行异或处理，再与第16级输出异或处理，之后与VDD异或处理后作为第一级D触发器的输入，最后一级D触发器输出CTRL作为压控振荡器的控制信号。
[0029]在本专利技术的一个实施例中：
[0030]如图4所示，所述采样电路采用常规D触发器采样，压控振荡器电路的输出作为D触发器的数据端，高频时钟发生器电路的输出作为D触发器的时钟端；异或门XOR2和D触发器DFF2构成后处理电路，用于提高随机数输出的随机性。
[0031]在本专利技术的一个实施例中：
[0032]所述高频时钟发生器输出时钟频率为5兆赫兹，所述压控振荡器电路的输出时钟频率为10兆赫兹
‑
20兆赫兹。
[0033]本专利技术的工作原理是：所述高频时钟发生器输出时钟频率为5兆赫兹，所述压控振荡器电路的输出时钟频率为10兆赫兹
‑
20兆赫兹；利用基础电流I2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种真随机数发生器电路，其特征在于，包括：压控振荡器电路；参考电压产生电路，所述参考电压产生电路与压控振荡器相连；伪随机数发生器电路，所述伪随机数发生器与压控振荡器相连，用于压控振荡器的信号控制，完成可变化的振荡器输出；采样电路，所述采样电路与压控振荡器相连，用于提高随机数输出的随机性；高频时钟发生器电路，所述高频时钟发生器与采样电路相连，用于采样电路的采样时钟。2.根据权利要求1所述的真随机数发生器电路，其特征在于，所述压控振荡器电路包括：控制电流源，用于振荡器的振荡频率控制；第一运算放大器，用于作为电压跟随器的应用；第二运算放大器，用于电压电流的转换应用；电平转换器，用于将振荡器输出高电平转换为电源电压。3.根据权利要求1所述的真...

【专利技术属性】
技术研发人员：张景，赵志凤，刘义，高丕涛，刘宝生，
申请(专利权)人：中云信安深圳科技有限公司，
类型：发明
国别省市：