【技术实现步骤摘要】
latch电路、二三分频器及HS
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MMD
[0001]本专利技术涉及电路
，尤其涉及一种latch电路、二三分频器及HS
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MMD。
技术介绍
[0002]锁相环(phase locked loop，PLL)被广泛应用于各种时钟电路中，用于提供其他芯片时钟基准与信号的调制解调。其中，反馈分频器(Feedback Divider)是锁相环环路内部的主要模块之一，其用于将压控振荡器(Voltage Control Oscillator，VCO)的高速信号分频，并将分频后的信号送入鉴频鉴相器(Phase Frequency Detector，PFD)，由PFD对分频后的信号与输入参考频率进行频率与相位的比较，不断调节VCO频率，最终使PLL环路锁定。
[0003]目前，通常使用多模分频器(Multi Modulus Divider，MMD)作为反馈分频器，且需要额外设置高速预分频器先进行预分频后将信号输入至MMD。
[0004]但是，额外设置高速预分频器不利于PLL的模块...
【技术保护点】
【技术特征摘要】
1.一种锁存器latch电路，其特征在于，包括：第一三态门、第二三态门和第一反相器；所述第一三态门的输入端作为所述latch电路的第一输入端，所述第一三态门的控制端作为所述latch电路的第二输入端，所述第一三态门的控制端用于接收第一时钟信号，所述第一三态门的输出端作为所述latch电路的输出端，所述第一三态门的输出端还连接于所述第一反相器的输入端，所述第一反相器的输出端连接于所述第二三态门的第一输入端，所述第二三态门的输出端连接于所述第一三态门的输出端，所述第二三态门的第二输入端用于接收第二时钟信号。2.根据权利要求1所述的latch电路，其特征在于，所述latch电路还包括缓冲器；所述第一三态门的输出端通过所述缓冲器作为所述latch电路的输出端。3.根据权利要求1或2所述的latch电路，其特征在于，所述第一三态门、所述第二三态门和所述第一反相器中的至少一项采用了超低阈值电压ULVT类型的MOS管。4.一种基于锁存器latch电路的二三分频器，其特征在于，包括：第一逻辑模块、第二逻辑模块、第三逻辑模块、第四逻辑模块、第一latch电路、第二latch电路、第三latch电路和第四latch电路，所述第一latch电路、所述第二latch电路、所述第三latch电路和所述第四latch电路为上述权利要求1至3任一项所述的latch电路；所述第一逻辑模块的第一输入端作为所述基于latch电路的二三分频器的输出端，所述第一逻辑模块的输出端连接于所述第一latch电路的第一输入端，所述第一latch电路的第二输入端用于接收第一时钟信号，所述第一latch电路的输出端连接于所述第二latch电路的第一输入端，所述第二latch电路的第二输入端用于接收第三时钟信号，所述第二latch电路的输出端连接于所述第二逻辑模块的输入端，所述第二逻辑模块的输出端连接于所述第一逻辑模块的第一输入端，所述第二latch电路的输出端还连接于所述第三逻辑模块的第一输入端，所述第三逻辑模块的第二输入端用于接收调整信号，所述第三逻辑模块的输出端连接于所述第三latch电路的第一输入端，所述第三latch电路的第二输入端用于接收所述第一时钟信号，所述第三latch电路的输出端连接于所述第四逻辑模块的第一输入端，所述第四逻辑模块的第二输入端用于接收控制信号，所述第四逻辑模块的输出端连接于所述第四latch电路的第一输入端，所述第四latch电路的第二输入端用于接收所述第三时钟信号，所述第四latch电路的输出端连接于所述第一逻辑模块的第二输入端。5.根据权利要求4所述的基于latch电路的二三分频器，其特征在于，所述第一逻辑模块用于：在所述第一逻辑模块的第一输入端处于低电平，且所述第一逻辑模块的第二输入端处于低电平的情况下，通过所述第一...
【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：上海壁仞智能科技有限公司，
类型：发明
国别省市：
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