一种基于COTS器件的卫星基站基带处理板制造技术

本发明专利技术公开了一种基于COTS器件的卫星基站基带处理板，实现星上5G协议处理。通过设计基带处理板电路组成，包括基带处理FPGA芯片1、基带处理FPGA芯片2、基带处理CPU芯片1、基带处理CPU芯片2、管控反熔丝FPGA芯片、基带处理FPGA芯片1及FPGA芯片2的配置FLASH芯片、基带处理CPU芯片1及CPU芯片2的配置FLASH芯片、射频直采收发器芯片、上电复位监控芯片、锁定检测电路、RS422通信接口电路；通过采用单粒子翻转加固及单粒子锁定防护技术原理，缓解COTS器件单粒子翻转及消除单粒子锁定故障，提升COTS器件低轨空间环境的适应性，解决COTS器件低轨应用面临的问题。应用面临的问题。应用面临的问题。

【技术实现步骤摘要】
一种基于COTS器件的卫星基站基带处理板

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[0001]本专利技术涉及卫星移动通信，特别是一种基于COTS器件的卫星基站基带处理板，属于卫星通信载荷


技术介绍
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[0002]卫星互联网作为新一代信息基础设施的重要组成部分，是普遍信息服务的重要保障。以低轨宽带通信卫星星座为代表的卫星互联网，因为具有全覆盖、大带宽、小时延、低成本等优势，成为5G乃至6G全球卫星通信网络覆盖的一种重要解决方案。此外，随着近年来航天产业的不断发展，商业卫星发射爆发式的增长，为满足低轨高通量、低成本、快速部署的需求，采用高性能COTS器件替代宇航级器件，可简化系统设计、提高星上业务处理能力并降低研制成本，因此成为了商业航天载荷设计的一个主要研究方向。

技术实现思路
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[0003]本专利技术的目的在于提供一种基于COTS器件的卫星基站基带处理板，实现星上5G协议处理。针对快速部署的低轨宽带通信商业卫星载荷，采用传统国产宇航器件处理能力偏弱，而采用大量宇航级处理器实现方案复杂且成本高昂；通过采用低成本高性能COTS器件，解决此方面的矛盾。空间电子产品处于辐射环境中，单粒子效应显著，相比于宇航器件，COTS器件更易受影响；通过采用单粒子翻转加固及单粒子锁定防护措施，缓解COTS器件单粒子翻转及消除单粒子锁定故障，提升COTS器件低轨空间环境的适应性，解决COTS器件低轨应用面临的问题。
[0004]对此，本专利技术提出了一种基于COTS器件的卫星基站基带处理板，适用于低轨互联网卫星通信载荷。如图1所示，其包括：基带处理FPGA芯片1、基带处理FPGA芯片2、基带处理CPU芯片1、基带处理CPU芯片2、管控反熔丝FPGA芯片、基带处理FPGA芯片1及FPGA芯片2的配置FLASH芯片、基带处理CPU芯片1及CPU芯片2的配置FLASH芯片、射频直采收发器芯片、上电复位监控芯片、锁定检测电路、RS422通信接口电路等。
[0005]基带处理FPGA芯片1与基带处理FPGA芯片2用于实现基带处理中物理层通信协议处理；其中基带处理FPGA芯片1与射频直采收发器芯片的接收通道互联，实现上行物理层通信协议部分的处理任务；基带处理FPGA芯片2与射频直采收发器芯片的发送通道互联，实现下行物理层通信协议部分的处理任务。
[0006]基带处理CPU芯片1与基带处理CPU芯片2用于实现基带处理中L2及L3层协议处理；其中基带处理CPU芯片1与基带处理FPGA芯片1互联，接收经基带处理FPGA芯片1处理后的上行数据，实现上行L2及L3层协议处理，并将处理后的上行数据发送回基带处理FPGA芯片1，由其转发至路由板卡；基带处理CPU芯片2与基带处理FPGA芯片2互联，接收基带处理FPGA芯片2转发来自路由板卡的下行数据，经基带处理CPU芯片2做L2及L3层协议处理后，送回基带处理FPGA芯片2，经射频直采收发器芯片的发送通道送至外部天线。
[0007]其中，基带处理CPU芯片2还具备基带处理控制平面的管理功能，通过数据接口与
基带处理CPU芯片1交互控制平面信息；基带处理CPU芯片2接收基带处理FPGA芯片2转发来自控制/信令板卡的信令数据，经解算处理获得波束控制信息后，发送回基带处理FPGA芯片2，经RS422接口与天线阵面波控接口互联。
[0008]管控反熔丝FPGA芯片对采用COTS器件的基带处理FPGA芯片1、基带处理FPGA芯片2、基带处理CPU芯片1及基带处理CPU芯片2、配置FLASH芯片等器件进行单粒子翻转加固，并对可能出现的单粒子锁定故障进行检测并防护。
[0009]其中，管控反熔丝FPGA芯片负责基带处理FPGA芯片1及基带处理FPGA芯片2程序的配置与加载，通过专用程序配置接口分时访问基带处理FPGA芯片1与基带处理FPGA芯片2；两片基带处理FPGA芯片的专用程序配置接口相互连接后与管控反熔丝FPGA互联。管控反熔丝FPGA芯片外接四片FLASH芯片，用于基带处理FPGA芯片的配置程序存储；每两片用构成一组共两组，分别用于基带处理FPGA芯片1与基带处理FPGA芯片2，每组中配置FLASH芯片采用主备份设计，存放相同的配置程序。管控反熔丝FPGA周期性回读比较并刷新基带处理FPGA的配置数据，降低基带处理FPGA发生单粒子出现的机率。
[0010]其中，管控反熔丝FPGA芯片负责基带处理CPU芯片1及基带处理CPU芯片2程序的配置与加载，通过独立的数据总线访问基带处理CPU芯片1及基带处理CPU芯片2。管控反熔丝FPGA外接三片基带处理CPU配置FLASH芯片，三片FLASH芯片存放相同的基带处理CPU配置程序；当基带处理CPU不加载程序时，管控反熔丝FPGA芯片周期性同时读取三片FLASH芯片中的配置程序并比较，实现三模冗余刷新。当基带处理CPU需要加载程序时，管控反熔丝FPGA芯片停止周期性对三片FLASH芯片的比较刷新，并默认片选第一片FLASH芯片用于基带处理CPU芯片1加载程序，默认片选第二片FLASH芯片用于基带处理CPU芯片2加载程序，两片CPU程序加载完成就后，重新启动对三片FLASH芯片的周期性比较刷新。
[0011]其中，管控反熔丝FPGA芯片负责监控整板复位，预防单粒子翻转引起的运行异常，其内部有运行监视逻辑、与逻辑、CPU跑飞监视逻辑。管控反熔丝FPGA芯片在上电初始化完成后，通过内部运行监视逻辑输出固定周期的方波信号至上电复位监控芯片的清零信号输入端，上电复位监控芯片通过清零脉冲信号判定管控反熔丝FPGA芯片的工作状态是否正常，若输出的清零脉冲信号不正常，则上电复位监控芯片输出溢出脉冲信号至管控反熔丝FPGA芯片；输入的溢出脉冲信号与管控反熔丝FPGA另一路外部输入硬复位信号经内部与逻辑后，输出复位触发脉冲至上电复位监控芯片的触发端，由上电复位监控芯片输出复位信号，引起管控反熔丝FPGA芯片内部监视逻辑、基带处理FPGA芯片1、基地处理FPGA芯片2、基带处理CPU芯片1及基带处理CPU芯片2复位。
[0012]其中，管控反熔丝FPGA芯片内部运行CPU跑飞监视逻辑，接收基带处理CPU芯片1和基带处理CPU芯片2经IO口送出的清零脉冲，当管控反熔丝FPGA监视到清零脉冲异常时，将输出异常复位信号，与上电复位监控芯片输出的复位信号经管控反熔丝FPGA内部与逻辑后，输出基带处理CPU复位信号至外部CPU芯片。
[0013]其中，管控反熔丝FPGA芯片通过重构/遥测遥控接口接收上注配置程序，重构两片基带处理FPGA配置FLASH芯片及两片基带处理CPU配置FLASH芯片。
[0014]锁定检测电路检测基带处理FPGA芯片及相关外设、基带处理CPU芯片及相关外设的目标负载供电电流情况，将周期采样数据经采集数据总线送入反熔丝FPGA芯片中，经过数据处理判决比较后，输出控制信号进行负载端电源开启/关闭操作。
[0015]本专利技术的有益效果是：
[0016]1.采用高性能SRAM FPGA及高性能CPU等COTS器件实现设计，大大提高了处理平台的计本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于COTS器件的卫星基站基带处理板，其特征在于，包括：基带处理FPGA芯片1、基带处理FPGA芯片2、基带处理CPU芯片1、基带处理CPU芯片2、管控反熔丝FPGA芯片、基带处理FPGA芯片1及FPGA芯片2的配置FLASH芯片、基带处理CPU芯片1及CPU芯片2的配置FLASH芯片、射频直采收发器芯片、上电复位监控芯片、锁定检测电路、及通信接口电路；基带处理FPGA芯片1与基带处理FPGA芯片2用于实现基带处理中物理层通信协议处理；其中基带处理FPGA芯片1与射频直采收发器芯片的接收通道互联，实现上行物理层通信协议部分的处理任务；基带处理FPGA芯片2与射频直采收发器芯片的发送通道互联，实现下行物理层通信协议部分的处理任务；基带处理CPU芯片1与基带处理CPU芯片2用于实现基带处理中L2及L3层协议处理；其中基带处理CPU芯片1与基带处理FPGA芯片1互联，接收经基带处理FPGA芯片1处理后的上行数据，实现上行L2及L3层协议处理，并将处理后的上行数据发送回基带处理FPGA芯片1，由其转发至路由板卡；基带处理CPU芯片2与基带处理FPGA芯片2互联，接收基带处理FPGA芯片2转发来自路由板卡的下行数据，经基带处理CPU芯片2做L2及L3层协议处理后，送回基带处理FPGA芯片2，经射频直采收发器芯片的发送通道送至外部天线；基带处理CPU芯片2还具备基带处理控制平面的管理功能，通过数据接口与基带处理CPU芯片1交互控制平面信息；基带处理CPU芯片2接收基带处理FPGA芯片2转发来自控制/信令板卡的信令数据，经解算处理获得波束控制信息后，发送回基带处理FPGA芯片2，经RS422接口与天线阵面波控接口互联；管控反熔丝FPGA芯片对采用COTS器件的基带处理FPGA芯片1、基带处理FPGA芯片2、基带处理CPU芯片1及基带处理CPU芯片2、配置FLASH芯片进行单粒子翻转加固，管控反熔丝FPGA芯片外接一片上电复位监控芯片，对出现的单粒子锁定故障进行检测并防护；管控反熔丝FPGA芯片通过重构/遥测遥控接口接收上注配置程序，重构两片基带处理FPGA配置FLASH芯片及两片基带处理CPU配置FLASH芯片；锁定检测电路检测基带处理FPGA芯片及相关外设、基带处理CPU芯片及相关外设的目标负载供电电流情况，将周期采样数据经采集数据总线送入反熔丝FPGA芯片中，经过数据处理判决比较后，输出控制信号进行负载端电源开启/关闭操作。2.根据权利要求1所述的基于COTS器件的卫星基站基带处理板，其特征在于，射频直采收发器芯片采用CX8242芯片，基带处理FPGA芯片采用XC7VX690T，基带处理CPU芯片采用飞腾八核D2000处理芯片。3.根据权利要求2所述的基于COTS器件的卫星基站基带处理板，其特征在于，对于下行基带数据处理，基带处理FPGA芯片1通过JESD204B接口接收射频直采收发器CX8242芯片送出的上行基带采样数据，完成对上行基带采样数据物理层通信协议处理后，将处理数据通过PCIE总线发送给基带处理CPU芯片1，经基带处理CPU芯片1的L2及L3层协议处理后，数据通过PCIE总线接口送回基带处理FPGA芯片1，由其通过高速接口送至外部路由板卡；其中，射频直采收发器CX8242芯片送出的上行基带采样数据来自外部天线阵面。4.根据权利要求2所述的基于COTS器件的卫星基站基带处理板，其特征在于，对于上行基带数据处理，基带处理CPU芯片2通过PCIE总线与基带处理FPGA芯片2互联，接收基带处理FPGA芯片2转发来自路由板卡的下行待处理通信数据，依次经基带处理CPU芯片2的L2及L3
层协议处理及基带处理FPGA芯片2物理层协议处理后，通过JESD204B接口输入到射频直采收发器CX8242芯片，最终由其送至外部发射天线。5.根据权利要求1所述的基于COTS器件的卫星基站基带处理板，其特征在于，所述基带处理CPU芯片2还负责基带处理控制平面的管理功能，通过RGMII以太网接口与基带处理CPU芯片1交互控制平面信息，并通过PCIE接收基带处理FPGA芯片2转发来的控制平面信息，经基带处理CPU芯片2处理后...

【专利技术属性】
技术研发人员：王群，邓晓东，蒋清富，陈枭煜，楚建祥，王世铀，刘佳，柯腾伦，
申请(专利权)人：北京遥感设备研究所，
类型：发明
国别省市：