集成电路的域的过电压保护制造技术

公开了集成电路的域的过电压保护。在实施例中，提供了一种集成电路，其包括输入/输出单元，该输入/输出单元具有第一信号端子和连接到域的第二信号端子，并且能够承受大于电源电压的最大电压。输入/输出单元还包括串联耦接在第二信号端子和冷电源点之间的N个二极管的阵列。该阵列具有大于最大电压的总阈值电压。集成电路还包括连接在第一信号端子和二极管阵列之间的控制电路。控制电路被配置为，在第一信号端子上存在大于最大电压的第二电压的情况下，自动且自主地使阵列中的至少一个二极管短路，以将第二信号端子上的电压限制为小于最大电压的第三电压。最大电压的第三电压。最大电压的第三电压。

【技术实现步骤摘要】
集成电路的域的过电压保护
[0001]相关申请的交叉引用
[0002]本申请要求于2021年11月18日提交的第2112211号法国申请的优先权，其全部内容通过引用结合于此。


[0003]本公开总体上涉及集成电路，并且在具体实施例中，涉及集成电路的域的过电压保护。

技术介绍

[0004]诸如微控制器的集成电路通常提供输入/输出单元，允许在集成电路的外部和集成电路内部的一个或多个域之间路由信号。集成电路的域可以被设计成在第一电压下工作，但是承受大于第一电压的第二最大电压。然而，连接到该域的输入/输出单元可能至少暂时经受大于第二电压的第三电压。因此，需要尽可能有效地保护域免受这些过电压的影响。
[0005]此外，一些集成电路可以提供高速输入/输出(“高速I/O”)单元，以允许外部和域之间的高速通信。更具体地，例如，这种类型的输入/输出单元必须能够从集成电路的域或朝向该域路由12MHz量级级的高频信号。因此，还需要提出一种解决方案，该解决方案允许保护该域免受过电压的影响，然而，不限制高频信号在工作中传输到该域或从该域传输。

技术实现思路

[0006]根据一个方面，在这方面提供了一种集成电路，该集成电路包括至少一个输入/输出单元，该输入/输出单元具有用于接收/发送信号的第一信号端子，并且具有连接到域的第二信号端子，该域被配置为在电源电压V0(例如为1.8伏)下工作，并且第二信号端子能够承受大于V0的最大电压V1，例如为3.6伏。
[0007]输入/输出单元包括N个二极管的阵列，例如，四个二极管，串联连接在第二信号端子和冷电源点之间，通常接地，阵列具有大于V1的总阈值电压。
[0008]该总阈值电压等于二极管的有效阈值电压的N倍，该有效阈值电压考虑到二极管包括接入电阻器。例如，“真实”二极管的有效阈值电压可以是1.1伏的量级，而“理想”二极管(无接入电阻)的理论阈值电压通常是0.7伏的量级。
[0009]输入/输出单元还包括连接在第一信号端子和二极管阵列之间的控制电路，并且该控制电路被配置为在第一信号端子上存在大于电压V1的电压V2(例如5伏或以上)的情况下，自动和自主地短路至少一个二极管，以将第二信号端子上的电压限制为小于V1的值V3。
[0010]“控制电路被配置为自动且自主地使至少一个二极管短路”是指即使输入/输出单元未被供电，也在没有来自这些控制电路外部的电路的这些控制电路的激活信号的干预下，执行二极管阵列的至少一个二极管的短路，这也允许确保对静电放电(ESD：静电放电)的保护。短路机构的激活有利地仅由第一信号端子上电压V2的存在来调节。因此，电压V3的
值可以根据未被控制电路短路的二极管的有效阈值电压的总和来确定。
[0011]根据一个实施例，选择数量N以在域的操作期间将第二信号端子和冷电源点之间的电流泄漏限制在阈值(例如为10nA)以下。
[0012]因此，例如，二极管的数量不能太低而不能充分限制集成电路在工作期间的域的电流泄露。
[0013]本领域技术人员将知道如何根据集成电路所考虑的域的特征来选择数量N。
[0014]根据一个实施例，控制电路包括连接在第一信号端子和第二信号端子之间的第一电阻器、第一PMOS晶体管，第一PMOS晶体管的源极和栅极分别连接到第一电阻器和第二NMOS晶体管的两个端子，第二NMOS晶体管的栅极连接到第一晶体管的漏极，其源极通过第二电阻器连接到冷电源点，并且其漏极连接到位于两个连续二极管之间的二极管阵列的节点。
[0015]第一电阻器允许在第一信号端子上存在电压V2的情况下，在这些端子上具有电位差，导致第一PMOS晶体管的负源极栅极电压导通该第一晶体管，并且具有正源极栅极电压以使第二NMOS晶体管导通并短路所需数量的二极管。
[0016]本领域技术人员将能够选择第一电阻器的值，以在存在电压V2的情况下获得绝对值大于第一晶体管的阈值电压的第一PMOS晶体管的源极栅极电压。
[0017]此外，使用MOS晶体管和电阻允许简单地实现控制电路。
[0018]根据一个实施例，控制电路还包括连接在第一电阻器和第一信号端子之间的第三电阻器，第一晶体管的源极连接到第一电阻器和第二电阻器公共的节点。
[0019]由于“分压器桥”型组件，在控制电路中增加第三电阻器降低了第一晶体管的栅极和源极之间的电压，该“分压器桥”型组件保护第一晶体管，特别是对于高电压值V2。
[0020]根据一个实施例，控制电路包括连接在第一晶体管的漏极和第三电阻器之间的第四电阻器，第二晶体管的栅极连接到第三电阻器和第四电阻器公共的节点。
[0021]由于“分压器桥”型组件，在控制电路中添加第四电阻器降低了第二晶体管的栅极和源极之间的电压，该“分压器桥”型组件还允许保护第二晶体管，特别是对于高电压值V2。
[0022]根据一个实施例，输入/输出单元还包括连接在第一信号端子和第二NMOS晶体管的栅极之间的电容器。
[0023]可以观察到第一信号端子上的电压V2的突然变化和超过最大电压值V1，这足够快，不足以迅速触发短路机构。然后，电容器允许来自第一信号端子上存在的电压V2的电压施加到第二晶体管的栅极，以迅速地激活短路机构。
[0024]然而，该电容器与第一电阻器和可选的第三电阻器形成RC滤波器。本领域技术人员将知道如何选择电容器的电容值，以便不干扰高速和高频信号的传输。
[0025]根据另一方面，提供了一种用于保护集成电路的至少一个域免受过电压影响的方法，其中该域在电源电压V0下工作，并且可以承受大于V0的最大电压V1，并且经由输入/输出单元的第一信号端子接收/发送信号。
[0026]N个二极管的阵列在连接到域的第二信号端子和冷电源点之间串联连接在单元内部，该阵列具有大于V1的总阈值电压，并且在第一信号端子上存在大于电压V1的电压V2的情况下，单元本身自动和自主地短路至少一个二极管，以将第二信号端子上的电压限制到小于V1的值V3。
[0027]根据一个实施例，选择数量N以在域的操作期间将第二信号端子和冷电源点之间的电流泄漏限制在阈值以下。
附图说明
[0028]为了更完整地理解本公开及其优点，现在结合附图参考以下描述，其中：
[0029]图1
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图4是实施例集成电路的示意图。
具体实施方式
[0030]图1示出了集成电路IC，例如是包括几个输入/输出单元的微控制器，为了便于讨论，仅示出了其中一个参考CEL。该单元CEL连接到集成电路IC的域DV。输入/输出单元CEL包括第一信号端子E1、第二信号端子ND3和二极管阵列。
[0031]第一信号端子E1用于接收来自电路IC外部的信号或发送来自输入/输出单元CEL的信号。例如，该信号可以是方波信号或正弦信号，例如，该信号具有定义的频率12MHz。因此，该信号的电压V2被施加在第一信号端子E1和冷电源点GND之间。第二信号端子ND3连接到域DV，域DV在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：输入/输出单元，包括：第一信号端子，用于接收/发送信号，第二信号端子，耦接到域并且被配置为在电源电压下工作并且能够承受大于所述电源电压的最大电压，以及阵列，包括串联耦接在所述第二信号端子和冷电源点之间的N个二极管，N是大于0的整数，所述阵列具有大于所述最大电压的总阈值电压；以及控制电路，耦接在所述第一信号端子和所述阵列之间，所述控制电路被配置为：在所述第一信号端子上存在大于所述最大电压的第二电压的情况下，自动且自主地短路所述阵列中的至少一个二极管，以将所述第二信号端子上的电压限制为第三电压，所述第三电压小于所述最大电压。2.根据权利要求1所述的集成电路，其中N的值被选择以在所述域的操作期间将所述第二信号端子和所述冷电源点之间的电流泄漏限制在阈值以下。3.根据权利要求1所述的集成电路，其中所述控制电路包括：第一电阻器，连接在所述第一信号端子和所述第二信号端子之间；第二电阻器；第一晶体管，所述第一晶体管的源极端子和栅极端子分别耦接到所述第一电阻器的所述第一信号端子和所述第二信号端子；以及第二晶体管，所述第二晶体管的栅极端子耦接到所述第一晶体管的漏极端子，所述第二晶体管的源极端子通过所述第二电阻器耦接到所述冷电源点，所述第二晶体管的漏极端子耦接到所述阵列的节点，所述节点位于两个连续二极管之间。4.根据权利要求3所述的集成电路，其中所述控制电路还包括耦接在所述第一电阻器和所述第一信号端子之间的第三电阻器，所述第一晶体管的源极端子耦接到所述第一电阻器和所述第三电阻器的公共节点。5.根据权利要求4所述的集成电路，其中所述控制电路还包括耦接在所述第一晶体管的漏极端子和所述第二电阻器之间的第四电阻器，所述第二晶体管的栅极端子耦接到所述第二电阻器和所述第四电阻器的公共节点。6.根据权利要求3所述的集成电路，其中所述输入/输出单元还包括耦接在所述第一信号端子和所述第二晶体管的栅极端子之间的电容器。7.根据权利要求3所述的集成电路，其中所述第一晶体管是P沟道金属氧化物半导体(PMOS)晶体管，并且其中所述第二晶体管是N沟道金属氧化物半导体(NMOS)晶体管。8.一种方法，包括：具有集成电路，所述集成电路包括输入/输出单元和控制电路，所述输入/输出单元包括耦接到域的第一信号端子和第二信号端子，所述第一信号端子用于接收或发送信号，所述第二信号端子在电源电压下工作并且能够承受大于所述电源电压的最大电压，所述输入/输出单元还包括阵列，所述阵列包括串联耦接在所述第二信号端子和冷电源点之间的N个二极管，N是大于0的整数，所述阵列具有大于所述最大电压的总阈值电压，所述控制电路耦接在所述第一信号端子和所述阵列之间；以及在所述第一信号端子上存在大于所述最大电压的第二电压的情况下，由所述控制电路
自动且自主地短路所述阵列中的至少一个二极管，以将所述第二信号端子上的电压限制为第三电压，所述第三电压小于所述最大电压。9.根据权利要求8所述的方法，其中N的值被选择，以在所述域的操作期间将所述第二信号端子与所述冷电源点之间的电流泄漏限制在阈值以下。10.根据权利要求8所述的方法，其中所述控制电路包括：第一电阻器，连接在所述第一信号端子和所述第二信号端子之间；第二电阻器；第一晶体管，所述第一晶体管的源极端子和栅极端子分别耦接到所述第一电阻器的所述第一信号端子和所述第二信号端子；以及...

【专利技术属性】
技术研发人员：N，
申请(专利权)人：意法半导体ALPS有限公司，
类型：发明
国别省市：