数据传输电路和包括该数据传输电路的非易失性存储器件制造技术

一种数据传输电路和包括该数据传输电路的非易失性存储器件。所述非易失性存储器件中的所述数据传输电路包括第一中继器、第二中继器和信号线。所述信号线连接所述第一中继器和所述第二中继器，并且包括交替布置的第一组信号线和第二组信号线。所述第一中继器包括在第一操作模式下激活的第一组中继器和在第二操作模式下激活的第二组中继器。所述第二中继器包括第三组中继器和第四组中继器，所述第三组中继器在所述第一操作模式下被激活并且通过在所述第二操作模式下被浮置的所述第一组信号线连接到所述第一组中继器，所述第四组中继器在所述第二操作模式下被激活并且通过在所述第一操作模式下被浮置的所述第二组信号线连接到所述第二组中继器。连接到所述第二组中继器。连接到所述第二组中继器。

【技术实现步骤摘要】
数据传输电路和包括该数据传输电路的非易失性存储器件
[0001]相关申请的交叉引用
[0002]本申请要求于2021年11月16日在韩国知识产权局提交的韩国专利申请No.10
‑
2021
‑
0157587和于2022年1月11日在韩国知识产权局提交的韩国专利申请No.10
‑
2022
‑
0003763的优先权的权益，这些韩国专利申请中的每一个的公开内容通过引用整体地并入本文。


[0003]示例性实施例总体上涉及半导体存储器件，并且更具体地涉及非易失性存储器件中的数据传输电路和包括该数据传输电路的非易失性存储器件。

技术介绍

[0004]可以将用于存储数据的半导体存储器件分类成易失性存储器件和非易失性存储器件。诸如动态随机存取存储器(DRAM)器件的易失性存储器件通常被配置为通过对存储单元中的电容器充电或放电来存储数据，并且在断电时丢失所存储的数据。诸如闪速存储器件的非易失性存储器件即使断电也可以维持所存储的数据。易失性存储器件被广泛地用作各种设备的主存储器，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器件中的数据传输电路，所述数据传输电路包括：多个第一中继器，所述多个第一中继器连接到设置在所述非易失性存储器件的数据I/O路径中的第一电路元件，所述数据I/O路径即数据输入/输出路径；多个第二中继器，所述多个第二中继器连接到设置在所述非易失性存储器件的所述数据I/O路径中的第二电路元件，所述第二电路元件与所述第一电路元件间隔开；以及多条信号线，所述多条信号线被配置为连接所述多个第一中继器和所述多个第二中继器，所述多条信号线包括第一组信号线和第二组信号线，所述第一组信号线中的信号线与所述第二组信号线中的信号线交替布置，其中，所述多个第一中继器包括：第一组中继器，所述第一组中继器在所述非易失性存储器件的第一操作模式下被激活；以及第二组中继器，所述第二组中继器在所述非易失性存储器件的第二操作模式下被激活，所述第二操作模式与所述第一操作模式具有不交叠的操作时段，其中，所述多个第二中继器包括：第三组中继器，所述第三组中继器在所述第一操作模式下被激活并且通过所述第一组信号线连接到所述第一组中继器；以及第四组中继器，所述第四组中继器在所述第二操作模式下被激活并且通过所述第二组信号线连接到所述第二组中继器，其中，所述第二组信号线在所述第一操作模式下被浮置，并且其中，所述第一组信号线在所述第二操作模式下被浮置。2.根据权利要求1所述的数据传输电路，其中，所述第一组中继器被配置为：在所述第二操作模式下，响应于第一电源门控信号而使耦接到所述第一组信号线的输出节点浮置；并且所述第三组中继器被配置为：在所述第二操作模式下，响应于所述第一电源门控信号而使耦接到所述第一组信号线的输入节点浮置。3.根据权利要求1所述的数据传输电路，其中，所述第二组中继器被配置为：在所述第一操作模式下，响应于第二电源门控信号而使耦接到所述第二组信号线的输出节点浮置；并且所述第四组中继器被配置为：在所述第一操作模式下，响应于所述第二电源门控信号而使耦接到所述第二组信号线的输入节点浮置。4.根据权利要求1所述的数据传输电路，其中，所述第一组中继器和所述第三组中继器中的每一个中继器包括：第一反相器，所述第一反相器连接在电源电压与第一节点之间；第一放电晶体管，所述第一放电晶体管连接在所述第一节点与地电压之间，所述第一放电晶体管的栅极接收第一电源门控信号；预充电晶体管，所述预充电晶体管连接在所述电源电压与第二节点之间，所述第二节点对应于所述第一反相器的输出端，所述预充电晶体管的栅极接收所述第一电源门控信号；第二反相器，所述第二反相器连接在所述第二节点与输出节点之间且连接在所述电源
电压与第三节点之间；以及第二放电晶体管，所述第二放电晶体管连接在所述第三节点与所述地电压之间，所述第二放电晶体管的栅极接收所述第一电源门控信号。5.根据权利要求4所述的数据传输电路，其中，所述第一放电晶体管被配置为：响应于所述第一电源门控信号在所述第一操作模式下具有逻辑高电平，将所述第一节点放电到所述地电压，并且所述第二放电晶体管被配置为：响应于所述第一电源门控信号在所述第一操作模式下具有逻辑高电平，将所述第三节点放电到所述地电压。6.根据权利要求4所述的数据传输电路，其中，所述第一反相器包括：第一p沟道金属氧化物半导体晶体管即PMOS晶体管，所述第一PMOS晶体管连接在所述电源电压与所述第二节点之间；以及第一n沟道金属氧化物半导体晶体管即NMOS晶体管，所述第一NMOS晶体管连接在所述第二节点与所述第一节点之间，其中，所述第二反相器包括：第二PMOS晶体管，所述第二PMOS晶体管连接在所述电源电压与所述输出节点之间；以及第二NMOS晶体管，所述第二NMOS晶体管连接在所述输出节点与所述第三节点之间，并且其中，所述第一电源门控信号在所述第二操作模式下具有逻辑低电平。7.根据权利要求6所述的数据传输电路，其中，响应于所述第一电源门控信号在所述第二操作模式下具有逻辑低电平，所述预充电晶体管用所述电源电压对所述第二节点预充电，所述第一放电晶体管和所述第二放电晶体管被关断，并且所述第二PMOS晶体管响应于所述第二节点的电压电平而被关断，以使耦接到所述第一组信号线当中的对应信号线的所述输出节点浮置。8.根据权利要求1所述的数据传输电路，其中，所述第二组中继器和所述第四组中继器中的每一个中继器包括：第一反相器，所述第一反相器连接在电源电压与第一节点之间；第一放电晶体管，所述第一放电晶体管连接在所述第一节点与地电压之间，所述第一放电晶体管的栅极接收第二电源门控信号；预充电晶体管，所述预充电晶体管连接在所述电源电压与第二节点之间，所述第二节点对应于所述第一反相器的输出端，所述预充电晶体管的栅极接收所述第二电源门控信号；第二反相器，所述第二反相器连接在所述第二节点与输出节点之间且连接在所述电源电压与第三节点之间；以及第二放电晶体管，所述第二放电晶体管连接在所述第三节点与所述地电压之间，所述第二放电晶体管的栅极接收所述第二电源门控信号。9.根据权利要求8所述的数据传输电路，其中，所述第一放电晶体管被配置为：响应于所述第二电源门控信号在所述第二操作模式下
具有逻辑高电平，将所述第一节点放电到所述地电压，并且所述第二放电晶体管被配置为：响应于所述第二电源门控信号在所述第二操作模式下具有逻辑高电平，将所述第三节点放电到所述地电压。10.根据权利要求8所述的数据传输电路，其中，所述第一反相器包括：第一PMOS晶体管，所述第一PMOS晶体管连接在所述电源电压与所述第二节点之间；以及第一NMOS晶体管，所述第一NMOS晶体管连接在所述第二节点与所述第一节点之间，其中，所述第二反相器包括：第二PMOS晶体管，所述第二PMOS晶体管连接在所述电源电压与所述输出节点之间；以及第二NMOS晶体管，所述第二NMOS晶体管连接在所述输出节点与所述第三节点之间，并且其中，所述第二电源门控信号在所述第一操作模式下具有逻辑低电平。11.根据权利要求10所述的数据传输电路，其中，响应于所述第二电源门控信号在所述第一操作模式下具有逻辑低电平，所述预充电晶体管用所述电源电压对所述第二节点预充电，所述第一放电晶体管和所述第二放电晶体管被关断，并且所述第二PMOS晶体管响应于所述第二节点的电压电平而被关断，以使耦接到所述第二组信号线当中的对应信号线的所述输出节点浮置。12.根据权利要求1所述的数据传输电路，其中：所述第一电路元件包括被配置为向外部存储器控制器发送数据/从外部存储器控制器接收数据的数据输入/输出电路；以及所述第二电路元件包括通过多条位线耦接到包括多个存储块的存储单元阵列的页缓冲电路。13.一种非易失性存储器件，所述非易失性存储器件包括：存...

【专利技术属性】
技术研发人员：宋垠珍，姜景太，金相录，尹治元，郑秉勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：