ＣＭＯＳ串联比较器、单端ＣＯＭＳ反相器及其各自的控制方法技术

本发明专利技术公开了一种ＣＭＯＳ串联比较器、单端ＣＯＭＳ反相器及其各自的控制方法的控制方法；所述ＣＭＯＳ串联比较器的控制方法包括：所述ＣＭＯＳ串联比较器包含一单端ＣＭＯＳ反相器，所述单端ＣＭＯＳ反相器是由一ＮＭＯＳ及一ＰＭＯＳ互相耦合而成，该控制方法包括：提供一偏压电流至该ＮＭＯＳ，以提升该ＣＭＯＳ串联比较器的一共模电压。

【技术实现步骤摘要】

本专利技术涉及一种CMOS串联(cascade)比较器及其控制方法，特别是 涉及一种应用在模/数转换器(A/D Converter)的CMOS串联比较器、单端 COMS反相器及其各自的控制方法。
技术介绍
除了运算放大器之外，比较器是电子电路领域中最常被使用的电路组 件。以电压比较器为例，其常被应用在模/数转换器(A/D Converter)之中， 用以比较一输入电压与 一参考电压，并才艮据两者的大小而产生 一逻辑输出电 平至转换器的下一级。请参阅图l，其为一种常用的比较器的电路示意图。其中，比较器l主 要是由第一开关SW1、第二开关SW2、电容C1、第三开关SW3以及电路 模块Al所构成。第一开关SW1与第二开关SW2分别用以接收输入电压Vin 与参考电压Vref，经由电容Cl、第三开关SW3以及电路模块Al的交互作 用，而在节点B处产生逻辑输出电平Vb至下一級。当附图说明图1的比较器1被应用在模/数转换器中时， 一般常使用单端 (Single-ended) CMOS (Complementary Metal Oxide Semiconductor)反相器 来当作比较器1中的电路模块Al;如图2所示，其显示一种常用的单端 CMOS反相器。在图2中，CMOS反相器2是由NMOS( negative channel Metal Oxide Semiconductor ) Ql 以及PMOS ( positive channel Metal Oxide Semiconductor) Q2所构成，其中PMOS Q2的源极(source)连接于一电 压源VDD， PMOS Q2的栅极(gate )连接于NMOS Ql的栅极，PMOS Q2 的漏极(drain)连接于NMOS Ql的漏极，NMOS Ql的源极接地VSS。请参阅图3，其为将图2的CMOS反相器2配置在图1的比较器后的实际电路图。在图3中，还利用三个NMOS Sl、 S2与S3以分别作为图2中 的第一开关SW1、第二开关SW2与第三开关SW3。在图3中，以NMOS Sl来说，源极端作为比较器3的输入端以接收输 入电压Vin,栅极端接收第一控制信号(H,漏极端则同时连接于NMOS S2 的漏极端与电容C1的一端。以NMOS S2来说，源极端为比较器3的参考 端以接收参考电压Vref,栅极端接收第二控制信号小2。以NMOSS3来说， 源极端在节点A处连接于电容C1的另一端，栅极端接收第三控制信号(J)3, 漏极端则在节点B处同时连接于PMOS Q2与NMOS Ql的漏极端。图3的比较器3所具有的缺点为，传统上常在较高的电压(例如5伏特) 下操作比较器3，但如果想要在较低的电压(例如1.8伏特)下操作比较器 3，比较器3就会产生精确度降低的问题。其原因在于，比较器3的共模电 压(VCM, COMMON MODE VOLTAGE)会受到电压源VDD与晶体管的临界 电压(Threshold Voltage)等的影响而产生变化，而在具有CMOS反相器2 的电路架构下，当比较器操作在低电压时，PMOS Q2极容易进入截止区 (Cut-off region)，此时NMOS Ql便无法获得电流的供给，导致比较器3 的共模电压(VCM)降至极低，从而减低了转换器的精确度，使得模/数转 换器无法进行精确的转换。图4为图3的比较器3中NMOS S3导通时在不同临界电压下节点B的 输出电压vb相对于节点A的输入电压va的直流特性曲线图，其中三条曲 线所代表的临界电压如表1所示，而45。的斜线代表节点B的输出电压VB 等于节点A的输入电压Va的状况。以下通过同时参考图3与图4利用实际 的数值以进一步说明前一段落的问题。表1<table>table see original document page 7</column></row><table>当在t-0时，利用第一控制信号(M与第三控制信号(J)3控制NMOSSl 与S3导通，而利用第二控制信号c])2控制NMOS S2断开，NMOS S3的导 通造成节点A至节点B点之间短路。当Va=Vb=Vab时，此点电压值即为反相器2的共才莫电压。在图4的曲线中，当电压源VDD为5伏特时，其 Va=Vb=Vab=2.5伏特，随着操作电压下降时，为了将反相器2的MOS Ql 与Q2仍然维持在饱和区(Saturation region )内，其自偏电压vab会因为PMOS Q2的临界电压的限制而随之下降。之后当利用第三控制信号4)3控制NMOS S3断开时，va电压值会和先 前在NMOSS3导通时的vab电压值做比较。因此当在低电压下(例如电压 源VDD降至1.8伏特附近)操作时，由于自偏电压值Vab偏低，所以Va>Vab， vb电压值会处于低电位，此时NM0SQ1便无法获得电流的供给，使得转换 器无法快速达到稳定的共模电压(VCM)。鉴于以上原因，申请人根据已知技术中所产生的缺陷，经过悉心试验与 研究，并一本锲而不舍的精神，终构思出本专利技术"CMOS串联比较器及其控 制方法，，，以下为本案的简要说明。
技术实现思路
本专利技术要解决的技术问题是，在不改变输入的电容电阻值的情况下，提 供一种CMOS串联(cascade)比较器及其控制方法，从而提高所使用反相 器的自偏电压值，以改善CMOS反相器因操作电压降低而导致自偏电压不 足的缺点。根据上述构想，本专利技术提出一种CMOS串联比较器，包括 一第一开 关，具有一第一端、 一控制端及一第二端，所述第一端接收一输入电压，所 述控制端接收一第一控制信号； 一第二开关，具有一第一端、 一控制端及 一第二端，所述第一端接收一参考电压，所述控制端接收一第二控制信号， 所迷第二端连接于所述第一开关的所述第二端； 一电容，具有一第一端及 一第二端，所述第一端同时连接于所述第一开关的所述第二端以及所述第二 开关的所述第二端；一第三开关，具有一第一端、 一控制端及一第二端， 所述第一端连接于所述电容的所述第二端以构成一第一节点并具有一第一 节点电压，所述控制端接收一第三控制信号，所述第二端构成一笫二节点并 具有一第二节点电压；一NMOS,具有一漏极端、 一栅极端及一源极端， 所述漏;fel端连接于所述第二节点，所述栅极端连接于所述第一节点，所述源才及端连接于一低电压源； 一第一 PMOS,具有一源极端、 一栅极端及一漏 极端，所述源极端连接于一高电压源，所述栅极端连接于所述第一节点，所 述漏极端连接于所述第二节点；以及一偏压电流源，耦合于所述NMOS, 用于提供一偏压电流至所述NMOS，使得在所述第一控制信号断开所述第一 开关、所述第二控制信号导通所述第二开关以及所述第三控制信号断开所述 第三开关之时的所述第一节点电压，能够等于所述第一控制信号导通所述第 一开关、所述第二控制信号断开所述第二开关以及所述第三控制信号导通所 述第三开关之时的所述第一节点电压与所述第二节点电压之间的一压差。根据上述构想，本专利技术还提出一种CMOS串联(cascade)比较器的控 制方法，该CMOS串联比较器包含一单端(Single-ended) CMOS反相器，所 述单端本文档来自技高网...

【技术保护点】
一种ＣＭＯＳ串联比较器，其特征在于，包括：　一第一开关，具有一第一端、一控制端及一第二端，所述第一端接收一输入电压，所述控制端接收一第一控制信号；　一第二开关，具有一第一端、一控制端及一第二端，所述第一端接收一参考电压，所述控制端接收一第二控制信号，所述第二端连接于该第一开关的所述第二端；　一电容，具有一第一端及一第二端，所述第一端同时连接于所述第一开关的所述第二端以及所述第二开关的所述第二端；　一第三开关，具有一第一端、一控制端及一第二端，所述第一端连接于所述电容的所述第二端以构成一第一节点并具有一第一节点电压，所述控制端接收一第三控制信号，所述第二端构成一第二节点并具有一第二节点电压；　一ＮＭＯＳ，具有一漏极端、一栅极端及一源极端，所述漏极端连接于所述第二节点，该栅极端连接于所述第一节点，所述源极端连接于一低电压源；一第一ＰＭＯＳ，具有一源极端、一栅极端及一漏极端，所述源极端连接于一高电压源，所述栅极端连接于该第一节点，所述漏极端连接于所述第二节点；以及　一偏压电流源，耦合于所述ＮＭＯＳ，用以提供一偏压电流至所述ＮＭＯＳ，使得在所述第一控制信号断开该第一开关、所述第二控制信号导通所述第二开关以及所述第三控制信号断开所述第三开关之时的所述第一节点电压，能够等于所述第一控制信号导通所述第一开关、所述第二控制信号断开所述第二开关以及所述第三控制信号导通所述第三开关之时的所述第一节点电压与所述第二节点电压之间的一压差。...

【技术特征摘要】

【专利技术属性】
技术研发人员：陈议诚，蔡明棋，
申请(专利权)人：盛群半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]