存储模块制造技术

本发明专利技术提供一种可靠的存储模块。该存储模块包括布置在电路板上并由外部存储控制器控制的多个存储器件，包括具有检错和纠错功能的缓冲器以及存储错误内容的非易失性存储区。

【技术实现步骤摘要】

本专利技术涉及一种存储模块。
技术介绍
使用半导体作为在诸如服务器、个人电脑或工作站的信息处理设 备的主存储器(主存贮)等中使用的存储模块中的存储器件。然而， 由于存储器件由非常微观的电路形成，因此在存储器件的制造中可能 发生微疵。在信息处理设备中，使用其上安装了具有缺陷的存储器件 的存储模块，可能发生存储错误。至于存储错误，除存储器件的硬件缺陷之外，在没有任何硬件问 题、接口问题、兼容性问题、插座的接触不良、存储控制器上的错误 操作等的情况下，发生软件错误是可以想象的。在需要服务器的可靠性的信息处理设备中，常常具有检错和纠错 直至一定的数据位率的功能。可以被纠正的数据位率取决于存储控制 器的性能。通过存储控制器来执行所述检错和纠错，不能将发生的错误轻易 地归类为由存储模块上的问题引起的错误和由其他部件上的问题引起 的错误。在使用多个存储模块的系统中，不能从其他存储模块容易地 区分出其中发生瑕疵的存储模块。还造成再现性差的问题或不能再现 相同瑕疵的问题，常常难以确定发生瑕疵的位置。因此，希望有检测、纠正和记录存储模块上的错误的方案。图9是根据本专利技术的存储系统的示意性视图。在图9中，参考数字l表示存储器件；而参考数字2表示电路板。将存储器件1安装在电路板2上，以形成存储模块。参考数字3表示存储控制器，并且箭头意味着数据信号的传输。在此情况下，图9示出了其中直接执行存储器件与存储控制器之间的数据信号传输的情况。数据信号的数目，除该数据信号以外的信号，如涉及除该数据信号外的信号的器件和连接器的部件被省略。在图9所示的存储系统中，在存储模块中不存在检测、纠正和记录错误的功能。在专利文献1至4中描述了与存储模块相关的技术的例子。在专利文献l (日本专利申请特许-公开(JP-A) No.2002-163243)的微计算机中，该微计算机包括具有检错/纠错功能的快闪存储器和CPU(中央处理单元)，在该快闪存储器中，以字为单位从外部输入和写入用于器件嵌入控制的控制程序和控制数据，并且该CPU从具有检错/纠错功能的快闪存储器中读取该控制程序和控制数据，以执行或输出该控制程序和控制数据，具有检错/纠错功能的快闪存储器通过外部控制，从外部输入的字中选择多个字节、写入该字节、在CPU的控制下读取该字节、以字节为单位执行检错和纠错并且输出该字节。根据该微计算机，当对于该控制数据来说l个字节的数据长度足够时，由于以字节为单位，每一字的每个字节地执行以字节为单位的用于控制数据的数据区的获得(securement)和存取，所以数据区减小至20常规微计算机的数据区的几分之一，并且数据区中的未使用区域显著 地减小。结果，具有检错/纠错功能的快闪存储器被有效地使用。专利文献2 (JP-ANo.2002-279795)的存储器件响应于命令信号， 该存储器件包括多个区块，每个区块都通过存储阵列配置，将该存 储阵列配置为包括多个主存储单元和多个备用的存储单元的备用部 件；检测器，用来检测第一区块中的第一主存储单元的部件的错误； 以及控制器，其响应于命令信号，以在第一部件的备用存储单元上自 动地重新映射主存储单元的第一部件。根据该存储器件，响应于命令信号的存储器件包括多个存储阵列 的区块。每个区块包括多个主存储单元和备用存储单元的备用部件。 检测器检测第一区块的第一主存储单元的部件中的错误。控制器响应 于命令信号，将第一主存储单元的部件自动地重新映射在第二存储单 元的部件上，而不中断对存储器数据的存取。结果，可以提供一种自 恢复存储器，该存储器没有诸如现有存储器方案中不可纠正的硬件错 误的缺点，并且不需要用于备用存储器的附加存储器模块。专利文献3 (JP-ANo.6-83716)中的电可重写非易失性存储器将具 有高重写频率的高重写频率数据和具有低重写频率的低重写频率数据互相混合，并存储该数据，该电可重写非易失性存储器包括数据标识单元，其将待写入的数据标识为高重写频率数据或低重写频率数据；以及数据写入控制单元，由于数据标识单元的标识，当待写入数据是 高重写频率数据时，通过预定的高度可靠的方法，该数据写入控制单 元将该待写入数据写入存储单元中，并且当待写入数据是低重写频率数据时，该数据写入控制单元通过普通的方法将该数据写入存储单元 中。根据该电可重写非易失性存储器，当高重写频率数据和低重写频 率数据被混合并且被存储在所述电可重写非易失性存储器中时，通过7取决于数据的重写频率的方法写入数据。因此，由于少量高重写频率数据的存在，不必执行对于低重写频率数据具有过多可靠性的写和读处理，并且可以有利地使用小的存储容量。在根据专利文献4 (JP-A No. 9-288619)的主存储设备中，该主存储设备由主存储控制设备控制，该主存储控制设备包括在其中建立的ECC(纠错码)电路，并且该主存储设备通过使用该ECC电路执行数据检错和纠错，使用双型存储单元，增加连接到存储单元并检查数据错误的错误检查单元和从存储单元选择输出数据的选择单元，并且通过错误检査单元的检查结果选择数据。根据该主存储器设备，转换而不改变包括在其中建立的现有ECC电路的主存储控制设备，并且等效地处理双元化的存储单元，以便可以提供廉价的可靠的主存储设备，该主存储设备即使在一个存储单元中检测到具有两位或更多位的错误，通过使用另一单元也可以继续处理。然而，在专利文献1至4所描述的技术中，在存储模块上不执行检错，并且检错精确度具有改进的余地。
技术实现思路
考虑到上述情况做出本专利技术，并且其示例性目的是提供一种可靠的存储模块。为了实现上述目的，本专利技术具有以下特征。<存储模块>根据本专利技术的第一设备是一种存储模块，其包括布置在电路板上并且由外部存储控制器控制的多个存储器件，该存储模块包括具有检错和纠错功能的缓冲器；以及存储错误内容的非易失性存储区。根据本专利技术的第二设备是一种存储模块，其包括布置在电路板上并且由外部存储控制器控制的多个存储器件，该存储模块包括具有 检错和纠错功能的缓冲器；存储错误内容的非易失性存储区；以及L个 存储体(L是2或更大的自然数)，每个该存储体都通过一对存储器件 以及连接到该一对存储器件的存储器件选择电路来配置，同时将相同 的数据传输到该一对存储器件，当在数据的读取过程中不发生错误时， 将数据从一个存储器件传输到缓冲器，而当发生错误时，将该数据切 换为来自另一存储器件的数据。根据本专利技术的第三设备是一种存储模块，其包括布置在电路板上 并且由外部存储控制器控制的多个存储器件，该存储模块包括M个(M 是2或更大的自然数)存储体，每个该存储体都通过N个(N是3或更大 的自然数)存储器件和连接到外部存储控制器的N多路复用缓冲器配 置，同时将相同的数据传输到所述N个存储器件，并且在数据的读取过 程中，以位为单位执行多数判定，以将主要值传输到该存储控制器； 错误接收缓冲器，当存储体的数据之间具有差异时，该错误接收缓冲 器接收从存储体传输的错误位置信息；以及非易失性存储区，其连接 到该错误接收缓冲器并存储错误内容。附图说明图l是示出根据本专利技术的使用存储模块的存储系统的第一示例性 实施例的框图。图2是检测并纠正图1中所示的存储错误的缓冲器中的电路图。 图3是图2所示的检错/纠错电路7的一个本文档来自技高网...

【技术保护点】
一种存储模块，其包括布置在电路板上并由外部存储控制器控制的多个存储器件，该存储模块包括：　具有检错和纠错功能的缓冲器；以及　存储错误内容的非易失性存储区。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：阿部崇，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]