本实用新型专利技术涉及一种应用于多电源芯片中的支持三路输入的电源选择电路结构。对于多电源的芯片内置的电源选择电路来说，其电源电压通常需要从系统中多路电源进行选择，选择原则一般是选择存在且电压最高的电源作为输出，可以用作后级电源模块的控制逻辑电源和功率管的衬底。本发明专利技术提出的电源选择电路可以支持三路输入电源，其直接对三路电源输入进行比较判决并控制相应开关管，可以降低对开关管的尺寸要求，保证选择出来的最高电平值误差小，并在其中任意两路电源掉电后仍然能产生可靠的输出电源。出电源。出电源。
【技术实现步骤摘要】
一种支持三路输入的电源选择电路
[0001]本技术为电源选择电路，在电源管理系统中起着至关重要的作用，属于模拟电路设计领域。
技术介绍
[0002]现在的芯片根据子系统的功耗和精度等要求不一样，一般都内置多个LDO(低压差线性稳压器)，因此会出现多个内部电源，从而产生一些电路电源需要在不同模式下从不同的LDO供电的需求，这些电源电路的功率管的栅极控制信号以及衬底连接需要保证是最高电平，才能防止各种异常短路和漏电的发生，因此设计能在多个电源电压之间产生最高电平电源的电路是很有必要的。
[0003]以前的电源选择电路主要集中在VBAT和VCC的选择，通常都是两个电源之间的选择电路，如果进行三路输入电源的选择可以将原先的两路电源选择级联使用，但是会造成选择开关串联使用，跟本专利技术的三路输入的电源选择电路相比，相同的开关尺寸和负载电流情况下，两路电源选择级联使用在开关管上的损耗是本专利技术的两倍；同时出于噪声和可靠性的考虑，电源选择比较一般具有迟滞窗口，迟滞窗口覆盖噪声的幅度，其造成的后果是选择出来的最高电平可能不是最高电平，比实际的最高电平低，在相同的噪声考虑情况下，两路电源选择级联使用时将迟滞电压叠加了两倍，因此其选择出来的最高电平比实际最高电平低的电压值是本专利的两倍。
[0004]本专利技术所涉及的三路输入的电源选择电路直接对三路电源输入进行比较判决并控制开关管，可以降低开关管的尺寸要求，并保证选择出来的最高电平值误差小。
技术实现思路
[0005](1)专利技术目的
[0006]传统电源选择电路一般只给出两路电源选择结构，对于多路电源一般只给开关管的连接方式和选择目标，并未给出多路电源的高电平如何进行选择，对于三路输入电源虽然可以采用传统的两个电源选择电路，先在两路电源之间进行选择，将选择的结果与第三路电源再进行一次选择，由于最终的输出是两级开关管串联，因此电源开关损耗大，如果要减小损耗则需要加大电源开关的宽长比，增加面积，同时，由于叠加了两次比较结果，造成比较迟滞窗口增大了一倍，造成选择出来的最高电平误差大。本人专利技术了一种支持三路输入的电源选择电路，可以减小开关的损耗和选择误差。
[0007](2)技术方案
[0008]三个输入电源A/B/C输入到电源电压比较电路，实现对三个输入电源的大小进行比较，电源电压比较电路内置三个比较器模块，CMP1、CMP2和CMP3，其中，CMP1的正端和负端分别连接电源A和电源B，CMP2的正端和负端分别连接电源B和电源C，CMP3的正端和负端分别连接电源C和电源A；CMP1的输出QAB表征A和B的比较结果，QAB＝1代表A比B高，QAB＝0代表A比B低，CMP2的输出QBC表征B和C的比较结果，QBC＝1代表B比C高，QBC＝0代表B比C低，
CMP3的输出QCA表征C和A的比较结果，QCA＝1代表C比A高，QCA＝0代表C比A低，并将比较的结果输出给下一级最高电压判决电路。其中，内置的比较器模块由迟滞比较器、掉电上拉支路以及整形反相器组成，其中掉电上拉支路为在迟滞比较器的输出和电源电压之间连接2个栅极连接输入信号的PMOS管串连组成，用于在该比较器的两个输入都掉电情况下，将迟滞比较器的输出拉为高电平，避免其输出高阻态，保证整形级不会漏电和输出状态不可控
[0009]最高电压判决电路通过对电源电压比较电路的结果进行逻辑判断得到最高电压值，通过对QAB、QBC、QCA的输出结果状态共8种可能性进行逻辑判断，当A为最高电平时，QAB＝1，QCA＝0，当B为最高电平时，QBC＝1，QAB＝0，当C为最高电平时，QCA＝1，QBC＝0，当A、B、C一样时，QAB、QBC、QCA会同时为0或者1，因此最高电压判决电路通过对QAB和QCA反进行与非得到GA0、通过对QBC和QAB反进行与非得到GB0，通过对QCA和QBC反进行与非得到GC0；GA0、GB0和GC0与非后的信号和GA0经过与门后得到GPA，GB0和
‘1’
经过与门后得到GPB，GC0和
‘1’
经过与门后得到GPC，GPA、GPB、GPC为控制A、B、C三路电源的PMOS开关管的栅极控制电压原始信号，该判决电路保证任意情况下，只有最高电平的电源对应的栅极电压是低电平，另外两个栅极电压都是高电平，并将结果输出到下一级选择缓冲延迟电路。
[0010]选择缓冲延迟电路将最高电压判决电路给出的开关选择PMOS管的栅极控制电压原始信号GPA、GPB、GPC，经过级联的延迟单元得到GPA、GPB和GPC分别延迟一个Td，2个Td以至N个Td的延迟信号GPA<N:1>，GPB<N:1>，GPC<N:1>输出到下一级开关选择管。
[0011]开关选择管开主要分为连接电源A、B和C的3套开关管，其中，连接电源A的开关管由2个栅极连接B和C的PMOS管串联，和N个栅极连接GPA<N:1>的PMOS管并联，连接电源B的开关管由2个栅极连接C和A的PMOS管串联，和N个栅极连接GPB<N:1>的PMOS管并联，连接电源C的开关管由2个栅极连接A和B的PMOS管串联，和N个栅极连接GPC<N:1>的PMOS管并联；3套开关管的漏极连接在一起为选择出来的电源VO，并且所有PMOS的衬底都连接VO。其中每一路电源上的串联PMOS管是为了在上电的时候自动选择出一路最高电压，但是由于PMOS管的阈值原因，该最高电平可能会有一个阈值损失，剩余的多个并联的开关管受到延迟电路提供的多级延迟控制，从而达到总开关管缓慢开启，减小切换过冲的目的。
附图说明
[0012]图1本专利技术的支持三路输入的电源选择电路结构
[0013]图2本专利技术的电源电压比较电路和最高电压判决电路
[0014]图3本专利技术的选择缓冲延迟电路和选择开关管电路
[0015]图4本专利技术的比较器电路
具体实施方式
[0016]下面结合附图，对本专利技术的具体实施方式进行详细描述，但应当理解本专利技术的保护范围并不受具体实施方式的限制。
[0017]除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
[0018]如图1所示，为根据本专利技术具体实施方式的支持三路输入的电源选择电路结构，该
结构包括选择电路由电源电压比较电路、最高电压判决电路、选择缓冲延迟电路和选择开关管。电源电压比较电路实现对三个输入电源A/B/C的大小进行比较，得到3个比较输出结果；将3个比较的结果输入给下一级最高电压判决电路，最高电压判决电路通过对电源电压比较电路的结果进行逻辑判断，出于选择最高电压值的原则，输出3个开关选择PMOS管的栅极控制电压原始信号。选择缓冲延迟电路将最高电压判决电路给出的开关选择P本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种支持三路输入的电源选择电路，其特征在于，所述电源选择电路由电源电压比较电路、最高电压判决电路、选择缓冲延迟电路和选择开关管组成，其中：电源电压比较电路实现对三个输入电源A、B、C的大小进行比较，并将比较的3路结果QAB、QBC、QCA输出给下一级最高电压判决电路作为输入；最高电压判决电路通过对电源电压比较电路的结果QAB、QBC、QCA进行逻辑判断得到最高电压值，并输出3路开关选择PMOS管的栅极控制电压原始信号GPA、GPB、GPC，提供给下一级选择缓冲延迟电路作为输入；选择缓冲延迟电路将最高电压判决电路给出的开关选择PMOS管的栅极控制电压原始信号GPA、GPB、GPC进行延迟得到多级延迟控制信号GPA<N:1>、GPB<N:1>、GPC<N:1>，提供给下一级开关选择管电路作为控制输入；开关选择管将选择缓冲延迟电路提供的多级延迟控制信号GPA<N:1>、GPB<N:1>、GPC<N:1>控制连接电源A、B、C的多个并联开关管的栅极，达到任意一路总开关管缓慢开启，减小切换过冲的目的。2.根据权利要求1所述的电源选择电路，其特征在于，所述的电源电压比较电路内置三个比较器模块，CMP1、CMP2和CMP3，其中，CMP1的正端连接输入电源A，CMP1的负端连接输入电源B，CMP2的正端连接输入电源B，CMP2的负端连接输入电源C，CMP3的正端连接输入电源C，CMP3的负端连接输入电源A；CMP1的输出QAB表征A和B的比较结果，QAB＝1代表A比B高，QAB＝0代表A比B低，CMP2的输出QBC表征B和C的比较结果，QBC＝1代表B比C高，QBC＝0代表B比C低，CMP3的输出QCA表征C和A的比较结果，QCA＝1代表C比A高，QCA＝0代表C比A低。3.根据权利要求1所述的电源选择电路，其特征在于，所述的最高电压判决电路...
【专利技术属性】
技术研发人员：王小曼，
申请(专利权)人：北京中电华大电子设计有限责任公司，
类型：新型
国别省市：
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