总线转换装置、方法以及系统制造方法及图纸

本公开的实施例提供了一种总线转换装置、方法以及系统，应用于计算机硬件技术领域。所述装置包括写地址通道从握手模块，用于抓取第一AXI设备的写地址通道编号；编号缓存FIFO模块，用于缓存写地址通道编号；写通道包完成判断模块，用于抓取包完成标志，并在抓取完成后触发编号缓存FIFO模块更新缓存后的写地址通道编号；写通道编号输出模块，用于当编号缓存FIFO模块为空时，将写地址通道编号作为第二AXI设备的写数据通道编号输出；还用于当编号缓存FIFO模块非空时，将缓存后的写地址通道编号作为第二AXI设备的写数据通道编号输出。以此方式，可以在同时采用不同版本AXI设备的系统架构中，令系统集成时可以兼容多协议版本设备。备。备。

【技术实现步骤摘要】
总线转换装置、方法以及系统


[0001]本公开涉及计算机
，尤其涉及计算机硬件
，具体涉及一种总线转换装置、方法以及系统。

技术介绍

[0002]一种主/从设备互联的总线协议(Advanced eXtensible Interface，AXI)可以以较高的时钟频率工作，不需要复杂的桥接便可以满足大量设备互联需求。在当前的系统架构中，或全部使用AXI4设备，或全部使用AXI3设备。在采用AXI4设备的系统中，若需要采用AXI3设备，即在同时采用AXI3设备和AXI4设备的系统架构中，需要对已有AXI3设备进行重新设计修改，而这对于已经成熟稳定的设备来说，会存在修改带来的额外风险，对于一些已封装无法修改的设备只能弃用。基于此，在同时采用AXI3设备和AXI4设备的系统架构中，存在系统集成时多协议版本设备不兼容的问题。

技术实现思路

[0003]本公开提供了一种总线转换装置、方法以及系统。
[0004]根据本公开的第一方面，提供了一种总线转换装置。该装置包括：
[0005]写地址通道从握手模块，用于抓取第一AXI设备的写地址通道编号；
[0006]编号缓存FIFO模块，用于缓存所述写地址通道编号；
[0007]写通道包完成判断模块，用于抓取包完成标志，并在抓取完成后触发所述编号缓存FIFO模块更新缓存后的所述写地址通道编号；
[0008]写通道编号输出模块，用于当所述编号缓存FIFO模块为空时，将所述写地址通道编号作为第二AXI设备的写数据通道编号输出；还用于当所述编号缓存FIFO模块非空时，将缓存后的所述写地址通道编号作为第二AXI设备的写数据通道编号输出。
[0009]如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述写通道包完成判断模块，还用于在输出第二AXI设备的写数据通道编号的情况下，发送更新指令至所述编号缓存FIFO模块，所述更新指令用于触发所述编号缓存FIFO模块根据所述包完成标志更新缓存后的所述写地址通道编号。
[0010]如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述装置还包括写地址通道主握手模块，用于传递所述写地址通道从握手模块的写地址信号，在所述编号缓存FIFO模块缓存满的情况下通过VALID信号置0停止向第二AXI设备传输。
[0011]如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述写地址通道从握手模块，还用于在所述编号缓存FIFO模块缓存满的情况下通过READY信号置0反压第一AXI设备停止传输。
[0012]根据本公开的第二方面，提供了一种XX方法。该方法包括：
[0013]抓取第一AXI设备的写地址通道编号；
[0014]抓取包完成标志；
[0015]缓存所述写地址通道编号；
[0016]当FIFO为空时，将所述写地址通道编号作为第二AXI设备的写数据通道编号输出；
[0017]当FIFO非空时，将缓存后的所述写地址通道编号作为第二AXI设备的写数据通道编号输出。
[0018]如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述方法还包括：
[0019]在输出第二AXI设备的写数据通道编号的情况下，根据所述包完成标志更新缓存后的所述写地址通道编号。
[0020]如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述方法还包括：
[0021]在接收到写地址信号且FIFO缓存满的情况下，通过VALID信号置0停止向第二AXI设备传输。
[0022]如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述方法还包括：
[0023]在FIFO缓存满的情况下，通过READY信号置0反压第一AXI设备停止传输。
[0024]根据本公开的第三方面，提供了一种XX系统。该系统包括总线转换装置、第一AXI设备以及第二AXI设备；
[0025]其中，所述第一AXI设备通过AWVALID信号、AWREADY信号以及AWID信号连接所述总线转换装置，用于AXI传输的写地址通道编号抓取；所述第一AXI设备通过WLAST信号连接所述总线转换装置，用于AXI传输的写数据通道传输完成，并更新输出写数据通道编号；所述总线转换装置通过WID信号连接所述第二AXI设备，用于输出所述写数据通道编号。
[0026]如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述第一AXI设备通过AWVALID信号、AWREADY信号以及AWID信号连接所述总线转换装置，还用于在FIFO缓存满的情况下，通过AWREADY信号置0反压第一AXI设备停止传输；所述总线转换装置通过AWVALID信号与AWREADY信号连接所述第二AXI设备，用于在FIFO缓存满的情况下，通过AWVALID信号置0停止向第二AXI设备传输。
[0027]根据本公开的第四方面，提供了一种电子设备。该电子设备包括：存储器和处理器，所述存储器上存储有计算机程序，所述处理器执行所述程序时实现如以上所述的方法。
[0028]根据本公开的第五方面，提供了一种计算机可读存储介质，其上存储有计算机程序，所述程序被处理器执行时实现如以上所述的方法。
[0029]本申请实施例提供的一种总线转换装置、方法以及系统，能够通过总线转换装置抓取并缓存第一AXI设备的写地址通道编号，再抓取包完成标志，当FIFO为空时，将写地址通道编号作为第二AXI设备的写数据通道编号输出；当FIFO非空时，将缓存后的写地址通道编号作为第二AXI设备的写数据通道编号输出，将第一AXI设备的写地址通道编号转换为第二AXI设备的写数据通道编号，以便在同时采用不同版本AXI设备的系统架构中，令系统集成时可以兼容多协议版本设备。
[0030]应当理解，
技术实现思路
部分中所描述的内容并非旨在限定本公开的实施例的关键或重要特征，亦非用于限制本公开的范围。本公开的其它特征将通过以下的描述变得容易理解。
附图说明
[0031]结合附图并参考以下详细说明，本公开各实施例的上述和其他特征、优点及方面将变得更加明显。附图用于更好地理解本方案，不构成对本公开的限定在附图中，相同或相似的附图标记表示相同或相似的元素，其中：
[0032]图1示出了根据本公开的实施例的总线转换系统的框图；
[0033]图2示出了根据本公开的实施例的总线转换装置的框图；
[0034]图3示出了根据本公开的实施例的总线转换方法的流程图；
[0035]图4示出了能够实施本公开的实施例的示例性电子设备的方框图。
具体实施方式
[0036]为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的全部其他实施例，都本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种总线转换装置，其特征在于，包括：写地址通道从握手模块，用于抓取第一AXI设备的写地址通道编号；编号缓存FIFO模块，用于缓存所述写地址通道编号；写通道包完成判断模块，用于抓取包完成标志，并在抓取完成后触发所述编号缓存FIFO模块更新缓存后的所述写地址通道编号；写通道编号输出模块，用于当所述编号缓存FIFO模块为空时，将所述写地址通道编号作为第二AXI设备的写数据通道编号输出；还用于当所述编号缓存FIFO模块非空时，将缓存后的所述写地址通道编号作为第二AXI设备的写数据通道编号输出。2.根据权利要求1所述的装置，其特征在于，所述写通道包完成判断模块，还用于在输出第二AXI设备的写数据通道编号的情况下，发送更新指令至所述编号缓存FIFO模块，所述更新指令用于触发所述编号缓存FIFO模块根据所述包完成标志更新缓存后的所述写地址通道编号。3.根据权利要求1所述的装置，其特征在于，所述装置还包括写地址通道主握手模块，用于传递所述写地址通道从握手模块的写地址信号，在所述编号缓存FIFO模块缓存满的情况下通过VALID信号置0停止向第二AXI设备传输。4.根据权利要求1所述的装置，其特征在于，所述写地址通道从握手模块，还用于在所述编号缓存FIFO模块缓存满的情况下通过READY信号置0反压第一AXI设备停止传输。5.一种总线转换方法，应用于权利要求1
‑
4中任一权利要求所述的总线转换装置，其特征在于，包括：抓取第一AXI设备的写地址通道编号；抓取包完成标志；缓存所述写地址通道编号；当FIFO为空时，将所述写地址通道编号作为第二AXI设备的写数据通道编号输出；当FIFO非空时，...

【专利技术属性】
技术研发人员：刘志哲，张弛，闫宇，孟庆龙，修于杰，
申请(专利权)人：拓维电子科技上海有限公司，
类型：发明
国别省市：