一种全可综合的时间域模拟数字转换器,包括:依次连接的采样保持电路、电压时间转换电路和时间数字转换电路,其中:采样保持电路将连续时间的电压信号转换为离散时间的电压信号并输出至电压时间转换器;电压时间转换器通过对电容单元进行充电并缓冲生成START信号和STOP信号并输出至时间数字转换器;时间数字转换器根据START信号和STOP信号输出数字信号,实现模拟电压信号转换为数字信号。本发明专利技术通过基本的数字逻辑单元搭建全可综合的采样保持电路,电压时间转换电路和时间数字转换电路并组成ADC,使用HDLs语言对ADC进行完整的描述,利用数字电路设计工具方便地完成仿真、综合、布局布线等设计流程,从而简化ADC的设计。从而简化ADC的设计。从而简化ADC的设计。
【技术实现步骤摘要】
全可综合的时间域模拟数字转换器
[0001]本专利技术涉及的是一种模数转换器领域的技术,具体是一种全可综合的时间域模拟数字转换器(ADC)。
技术介绍
[0002]传统的ADC框架,采用模拟电路的设计思想与设计流程,在如今CMOS器件不断微缩的情况下,面临电路设计、电路验证、版图布局越来越复杂的问题。而将模拟电路数字化,通过基本的数字逻辑单元搭建出的模拟电路,可以使用数字电路的设计工具,自动、方便地完成仿真、综合、布局布线等设计流程,大大简化模拟电路的设计流程,缩短设计周期,使模拟电路更适应如今工艺不断先进的背景。另外,为达到更小功耗而不断减小的电源电压,也给传统ADC的设计带来挑战,例如:精度等,使得传统ADC更加难以满足日益严格的性能规格。而时域信号的处理则受益于工艺的先进与电源电压的下降。时域信号是通过两个数字事件之间的时间差,如上升沿之间的时间间隔,来表示一个模拟信号。时间域ADC可以以时间信号作为过渡,首先通过电压时间转换器(VTC)将模拟电压信号转换成时间信号,然后在时间数字转换器(TDC)中将时间信号转换成数字信号。
技术实现思路
[0003]本专利技术针对现有模拟数字转换电路的续仿真、版图布局布线等流程较为复杂,提出一种全可综合的时间域模拟数字转换器,通过基本的数字逻辑单元搭建全可综合的采样保持电路,电压时间转换电路和时间数字转换电路并组成ADC,使用HDLs语言对ADC进行完整的描述,利用数字电路设计工具方便地完成仿真、综合、布局布线等设计流程,从而简化ADC的设计。
[0004]本专利技术是通过以下技术方案实现的:
[0005]本专利技术涉及一种全可综合的时间域模拟数字转换器,包括:依次连接的采样保持电路、电压时间转换电路和时间数字转换电路,其中:采样保持电路将连续时间的电压信号转换为离散时间的电压信号并输出至电压时间转换器;电压时间转换器通过对电容单元进行充电并缓冲生成START信号和STOP信号并输出至时间数字转换器;时间数字转换器根据START信号和STOP信号输出数字信号,实现模拟电压信号转换为数字信号。
[0006]所述的采样保持电路由两个相同的采样保持子电路组成,每个采样保持子电路均包括:采样电容单元、收缩电容单元、第一传输门以及第二传输门,其中:第一传输门的两端分别与输入信号和采样电容单元连接,第二传输门的两端分别与采样电容单元和收缩电容单元连接。
[0007]所述的电压时间转换电路包括:钟控比较器、两个反相器阵列、两个或非门、两个缓冲器、一个与门以及一个或门,其中:钟控比较器比较采样保持电路输出的离散时间的电压信号并输出比较结果,即符号信号至时间数字转换器,第一和第二反相器阵列的输出端分别与对应的或非门的一个输入端相连,其另一个输入端接收反相时钟信号,两个或非门
和的输出端以及对应的采样保持电路的输出端对应与第一和第二缓冲器相连,两个缓冲器的输出的逻辑或结果作为START信号,逻辑与结果作为STOP信号。
[0008]优选地,根据需要调整的控制信号和分别作为反相器阵列和的输入。
[0009]所述的时间数字转换器采用游标式延时链结构,包括:两条并行设置且由缓冲器串联组成的延时链、设置于两条延时链之间的多级钟控比较器和编码器,其中:第一延时链和第二延时链分别接收START信号和STOP信号,钟控比较器分别对两条延时链中每个对应位置的上升沿信号的快慢进行比较并输出温度码,其正相输入端与第一延迟链的结点连接,反相输入端与第二延迟链的结点连接,编码器根据来自电压时间转换电路的符号信号,将温度码转换为二进制数字信号。
附图说明
[0010]图1为本专利技术的电路结构图;
[0011]图2为本专利技术采样保持电路以及电压时间转换电路原理图;
[0012]图3为本专利技术电压时间转换电路的时序示意图;
[0013]图4为本专利技术电压时间转换电路的充电路径详细结构示意图;
[0014]图5为本专利技术通过二输入与非门设计电容示意图;
[0015]图6为本专利技术时间数字转换电路的原理图;
[0016]图7为本专利技术时间数字转换电路中延迟链信号传输示意图;
[0017]图8为延长缓冲器延时的方式示意图;
[0018]图9为可综合钟控比较器电路示意图。
具体实施方式
[0019]如图1所示,为本实施例涉及一种全可综合的时间域模拟数字转换器,包括:依次连接的采样保持电路、电压时间转换电路和时间数字转换电路,其中:采样保持电路将连续时间的电压信号转换为离散时间的电压信号,作为电压时间转换器的输入;电压时间转换器通过对电容单元进行充电并缓冲生成START信号和STOP信号并输出至时间数字转换器;时间数字转换器根据START信号和STOP信号输出数字信号,实现模拟电压信号转换为数字信号。
[0020]如图2所示,所述的采样保持电路包括:采样电容单元C
1P
和C
1N
、收缩电容单元C
2P
和C
2N
以及传输门S
1P
、S
1N
、S
2P
和S
2N
,其中:正相输入端,第一传输门S
1P
的两端分别与正相输入信号VINP和采样电容单元C
1P
连接,第二传输门S
2P
的两端分别与采样电容单元C
1P
和收缩电容单元C
2P
连接。采样电容单元C
1P
对正相输入信号VINP进行采样,并与收缩电容单元C
2P
进行电荷分享实现收缩采样,收缩采样可以增大整体电路的输入范围。反相输入端电路的连接方式及电路原理与正相输入端电路的一致。
[0021]所述的两个采样电容单元和两个收缩电容单元均使用一个输入端接地、输出端悬空的与非门实现,利用POMS和NMOS的栅电容作为电容,如图5所示。
[0022]所述的四个传输门均由时钟信号控制开启和关断。
[0023]如图2所示,所述的电压时间转换电路包括:钟控比较器CMP、两个反相器阵列INV_ARRAP_P和INV_ARRAP_N、两个或非门NOR_P和NOR_N、两个缓冲器BUF_P和BUF_N、一个与门
AND以及一个或门OR,其中:钟控比较器CMP比较采样保持电路输出的离散时间的电压信号V
XP
和V
XN
并输出比较结果作为时间数字转换器的编码器控制信号SIGN;第一和第二反相器阵列的输出端分别与对应的或非门的一个输入端相连,其另一个输入端接收反相时钟信号两个或非门NOR_P和NOR_N的输出端以及对应的采样保持电路的输出端对应与第一和第二缓冲器BUF_P和BUF_N相连,两个缓冲器的输出的逻辑或结果作为START信号,逻辑与结果作为STOP信号。
[0024]所述的钟控比较器CMP由时钟信号CLK控制,当时钟信号CLK为高电平时,将采样保持电路的V<本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种全可综合的时间域模拟数字转换器,其特征在于,包括:依次连接的采样保持电路、电压时间转换电路和时间数字转换电路,其中:采样保持电路将连续时间的电压信号转换为离散时间的电压信号并输出至电压时间转换器;电压时间转换器通过对电容单元进行充电并缓冲生成START信号和STOP信号并输出至时间数字转换器;时间数字转换器根据START信号和STOP信号输出数字信号,实现模拟电压信号转换为数字信号。2.根据权利要求1所述的全可综合的时间域模拟数字转换器,其特征是,所述的采样保持电路由两个相同的采样保持子电路组成,每个采样保持子电路均包括:采样电容单元、收缩电容单元、第一传输门以及第二传输门,其中:第一传输门的两端分别与输入信号和采样电容单元连接,第二传输门的两端分别与采样电容单元和收缩电容单元连接。3.根据权利要求2所述的全可综合的时间域模拟数字转换器,其特征是,所述的两个采样电容单元和两个收缩电容单元均使用一个输入端接地、输出端悬空的与非门实现,利用POMS和NMOS的栅电容作为电容。4.根据权利要求1所述的全可综合的时间域模拟数字转换器,其特征是,所述的电压时间转换电路包括:钟控比较器、两个反相器阵列、两个或非门、两个缓冲器、一个与门以及一个或门,其中:钟控比较器比较采样保持电路输出的离散时间的电压信号并输出比较结果,即符号信号至时间数字转换器,第一和第二反相器阵列的输出端分别与对应的或非门的一个输入端相连,其另一个输入端接收反相时钟信号,两个或非门和的输出端以及对应的采样保持电路的输出端对应与第一和第二缓冲器相连,两个缓冲器的输出...
【专利技术属性】
技术研发人员:金晶,黄裕炜,过悦康,
申请(专利权)人:上海交通大学,
类型:发明
国别省市:
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