基于FPGA的高精度IRIG-BAC时间码生成器制造技术

本实用新型专利技术公开了基于FPGA的高精度IRIG

【技术实现步骤摘要】
基于FPGA的高精度IRIG
‑
BAC时间码生成器


[0001]本技术涉及时间同步
，尤其涉及一种基于FPGA的高精度IRIG
‑
BAC时间码生成器。

技术介绍

[0002]目前传统的IRIG
‑
BAC时间码生成模块因采用模拟电路的实现方式，输出的IRIG
‑
BAC时间码噪声大、波形失真、同步精度低为微妙级，且调试难度大。

技术实现思路

[0003]本技术的目的就在于为了解决上述问题设计了一种基于FPGA的高精度IRIG
‑
BAC时间码生成器。
[0004]本技术通过以下技术方案来实现上述目的：
[0005]基于FPGA的高精度IRIG
‑
BAC时间码生成器，包括：
[0006]FPGA核心模块；FPGA核心模块用于接收、解调以及输出参考时间信息；
[0007]高精度DA转换模块；高精度DA转换模块用于将参考时间信息进行高精度低噪声DA转换，生成高精度模拟时间信号，FPGA核心模块的信号输出端与高精度DA转换模块的信号输入端连接；
[0008]超低噪声放大模块；超低噪声放大模块用于对高精度模拟时间信号进行超低噪声放大和低通滤波，抑制经过放大后的信号噪声，高精度DA转换模块的信号输出端与超低噪声放大模块的信号输入端连接；
[0009]IRIG
‑
BAC输出模块；IRIG
‑
BAC输出模块用于根据超低噪声放大模块处理后的高精度模拟时间信号生成IRIG
‑
BAC波形，通过截止频率1.9khz的2阶Π型滤波器滤除高频率信号，减小输出信号噪声及毛刺，从而大幅提高解码后的秒脉冲精度，超低噪声放大模块的信号输出端与IRIG
‑
BAC输出模块的信号输入端连接。
[0010]本技术的有益效果在于：基于FPGA的高精度IRIG
‑
BAC时间码生成器输出的IRIG
‑
BAC时间码噪声小、波形还原度高、同步精度高、可实现100ns级别，且调试难度小，交付周期短。
附图说明
[0011]图1是本技术基于FPGA的高精度IRIG
‑
BAC时间码生成器的结构示意图。
具体实施方式
[0012]为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本技术实施例的组件可以以各种不同的配置来布置和设计。
[0013]因此，以下对在附图中提供的本技术的实施例的详细描述并非旨在限制要求保护的本技术的范围，而是仅仅表示本技术的选定实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0014]应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
[0015]在本技术的描述中，需要理解的是，术语“上”、“下”、“内”、“外”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该技术产品使用时惯常摆放的方位或位置关系，或者是本领域技术人员惯常理解的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
[0016]此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
[0017]在本技术的描述中，还需要说明的是，除非另有明确的规定和限定，“设置”、“连接”等术语应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接连接，也可以通过中间媒介间接连接，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
[0018]下面结合附图，对本技术的具体实施方式进行详细说明。
[0019]如图1所示，基于FPGA的高精度IRIG
‑
BAC时间码生成器，包括：
[0020]FPGA核心模块；FPGA核心模块用于接收、解调以及输出参考时间信息；
[0021]高精度DA转换模块；高精度DA转换模块用于将参考时间信息进行高精度低噪声DA转换，生成高精度模拟时间信号，FPGA核心模块的信号输出端与高精度DA转换模块的信号输入端连接；
[0022]超低噪声放大模块；超低噪声放大模块用于对正弦信号进行超低噪声放大和低通滤波，抑制经过放大后的信号噪声，高精度DA转换模块的信号输出端与超低噪声放大模块的信号输入端连接；
[0023]IRIG
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BAC输出模块；IRIG
‑
BAC输出模块用于根据超低噪声放大模块处理后的正弦信号生成IRIG
‑
BAC波形，并通过截止频率1.9khz的2阶Π型滤波器滤除高频率信号，减小输出信号噪声及毛刺，从而大幅提高解码后的秒脉冲精度，超低噪声放大模块的信号输出端与IRIG
‑
BAC输出模块的信号输入端连接。
[0024]FPGA核心模块包括FPGA芯片、输入电路和输出电路，输入电路用于接收输入外部信号，FPGA芯片用于解调外部信号生成参考时间信息，输出电路用于输出参考时间信息，输入电路的信号输出端和输出电路的信号输入端分别与FPGA芯片的信号输入端和信号输出端连接。
[0025]高精度DA转换模块包括高精度DAC芯片和第一超低噪声LDO芯片，第一超低噪声LDO芯片的信号输出端和输出电路的信号输出端均与高精度DAC芯片的信号输入端连接。
[0026]超低噪声放大模块包括低通滤波器、超低噪声跨阻放大器、第二超低噪声LDO芯片、超低噪声运算放大器和增益控制电路，低通滤波器用于对时间信号进行低通滤波，超低
噪声跨阻放大器用于将高精度DA转换模块输出的电流信号转换为电压信号，超低噪声运算放大器用于放大电压信号，增益控制电路用于调整超低噪声运算放大器放大倍数，高精度DA转换模块的信号输出端和超低噪声跨阻放大器的信号输入端分别与低通滤波器的信号输入端和信号输出端连接，超低噪声跨阻放大器的信号输出端和IRIG
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BAC输出模块的信号输入端分别与超低噪声运算放大器的信号输入端和信号输出端连接，第二超低噪声LDO芯片的信号输出端分别与超低噪声跨阻放大器的信号输入端和超低噪声运算放大器的信号输入端连接，超低噪声跨阻放大器和超低噪声运算放大器均为相同型号LDO为其独立提供电源，以减少电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.基于FPGA的高精度IRIG
‑
BAC时间码生成器，其特征在于，包括：FPGA核心模块；FPGA核心模块用于接收、解调以及输出参考时间信息；高精度DA转换模块；高精度DA转换模块用于将参考时间信息进行高精度低噪声DA转换，生成高精度模拟时间信号，FPGA核心模块的信号输出端与高精度DA转换模块的信号输入端连接；超低噪声放大模块；超低噪声放大模块用于对高精度模拟时间信号进行超低噪声放大和低通滤波，高精度DA转换模块的信号输出端与超低噪声放大模块的信号输入端连接；IRIG
‑
BAC输出模块；IRIG
‑
BAC输出模块用于根据超低噪声放大模块处理后的高精度模拟时间信号生成IRIG
‑
BAC波形，超低噪声放大模块的信号输出端与IRIG
‑
BAC输出模块的信号输入端连接。2.根据权利要求1所述的基于FPGA的高精度IRIG
‑
BAC时间码生成器，其特征在于，FPGA核心模块包括FPGA芯片、输入电路和输出电路，输入电路用于接收输入外部信号，FPGA芯片用于解调外部信号生成参考时间信息，输出电路用于输出参考时间信息，输入电路的信号输出端和输出电路的信号输入端分别与FPGA芯片的信号输入端和信号输出端连接。3.根据权利要求2所述的基于FPGA的高精度IRIG
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BAC时间码生成器，其特征在于，高精度DA转换模块包括高精度DAC芯片和第一超低噪声LDO芯片，...

【专利技术属性】
技术研发人员：王连石，吴桐，
申请(专利权)人：成都子辰时频科技有限公司，
类型：新型
国别省市：