一种基于FPGA的LVDS接口数据训练对齐方法技术

本发明专利技术公开了一种基于FPGA的LVDS接口数据训练对齐方法，采用动态时序对齐和动态移位相结合的方法查找同步信号，自动进行数据时序对齐训练，对比查找出最稳定的数据节点，即使接口使用环境发生变化，数据发生抖动等异常情况可以迅速完成LVDS训练校正，数据正常稳定输出。出。出。

【技术实现步骤摘要】
一种基于FPGA的LVDS接口数据训练对齐方法


[0001]本专利技术属于数据传输
，具体涉及一种基于FPGA的LVDS接口数据训练对齐方法。

技术介绍

[0002]随着高速通信和超高分辨率视频信号处理技术的不断发展，对于高速串行接口的数据稳定处理能力要求也不断提高，对于高速信号的采集和板间数据传输领域通常采用多通道LVDS接口实现；为了保证数据在传输过程中能够保持稳定，每个数据通道之间会设置一定时间延迟，因此在数据接收端需要对数据采集进行延时达到稳定采集同步。
[0003]以XILINX FPGA为例，传统的操作逻辑是先对通道数据进行IDELAY数据延时找到稳定数据采集节点，之后控制BITSLIP滑位，对比数据同步字进行数据对齐操作，这就需要设计者根据接口速率、应用场景、外接环境变化情况不断调整数据延时设定，对系统采集稳定性和数据接收精度都会产生影响。

技术实现思路

[0004]本专利技术的目的在于提供一种基于FPGA的LVDS接口数据训练对齐方法，以解决上述
技术介绍
中提出的问题。
[0005]为实现上述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的LVDS接口数据训练对齐方法，其特征在于，包括如下步骤：1)LVDS接口接收解串数据；2)对数据进行动态延时调节，延时数据delay_tap步进1累加，判读连续三组相邻delay_tap值对应接串数据输出是否相同，若否，输出接收失败标志信号；3)若是，则取三组相邻delay_tap值的中间值作为实际延时数据；4)bitslip数据移位寻找sync_code同步帧头信号；5)解串数据是否同步到帧头信号；若否，则需要重新进行数据延时调节；6)若是，则对bitslip移位进行计数，再循环一个bitslip周期之后对比解串数据和同步帧头信号；7)再次判断解串数据是否同步到帧头信号；若否，则需要重新进行数据延时调节；8)若是，则接口数据接收训练完成，开始接收LVDS高速串行数据。2.根据权利要求1所述的一种基于FPGA的LVDS接口数据训练对齐方法，其特征在于：所述步骤1)中LVDS接口接...

【专利技术属性】
技术研发人员：张文奎，郑明波，付作峰，何诚，
申请(专利权)人：江苏中海达海洋信息技术有限公司，
类型：发明
国别省市：