环珊TFET器件的制备方法技术

本发明专利技术提供一种环珊TFET器件的制备方法，方法包括：在衬底上依次交替形成一个以上的沟道层和一个以上的牺牲层，以形成沟道叠层；在衬底上形成跨沟道叠层的假栅，并在假栅的表面形成第一侧墙；对牺牲层进行刻蚀，以在沟道叠层的侧表面上形成内凹结构，并在内凹结构内形成第二侧墙；依次制备源漏区域；在制备源极区域时，采用介质材料对漏极区域进行保护，在制备漏极区域时，采用介质材料对源极区域进行保护；对假栅和牺牲层进行刻蚀，以形成环栅制备空间；在环栅制备空间内制备环形的金属栅，以形成环栅TFET器件。本发明专利技术提供的环珊TFET器件的制备方法，能够使TFET器件的制备能够兼容环栅器件的制备工艺，实现对环栅TFET器件的批量生产。生产。生产。

【技术实现步骤摘要】
环珊TFET器件的制备方法


[0001]本专利技术涉及半导体器件制备
，尤其涉及一种环珊TFET器件的制备方法。

技术介绍

[0002]5纳米以下集成电路技术中现有的FinFET器件结构面临诸多挑战。环栅纳米线器件由于具有更好的沟道静电完整性、漏电流控制和载流子一维弹道输运等优势，被认为是延续摩尔定律的关键架构之一。近年来，将理想环栅纳米线结构和主流FinFET工艺结合发展下一代集成技术已成为集成电路深入发展的研发关键热点之一。
[0003]尽管这些先进工艺节点下的器件较过去已有显著的性能提升，但由于持续减小电源电压的难度增加、器件泄漏电流的增大及亚阈值摆幅受限于60mV/Dec等因素，环栅器件仍面临着高功耗的问题。若要减小器件在关态下的泄漏电流，可以通过降低亚阈值摆幅来实现，其中采用通过带带隧穿(BTBT)的导通原理工作的隧穿场效应晶体管(TFET)，从工作原理上打破MOSFET采用热电子发射的导通机理带来的亚阈值摆幅上的限制，从而在关态下具有极小的漏电流。然而，如何将TFET器件与主流的环栅纳米线器件工艺兼容进行制作仍然存在极本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种环珊TFET器件的制备方法，其特征在于，所述方法包括：在衬底上依次交替形成一个以上的沟道层和一个以上的牺牲层，以形成沟道叠层；在衬底上形成跨所述沟道叠层的假栅，并在所述假栅的表面形成第一侧墙；对所述牺牲层进行刻蚀，以在所述沟道叠层的侧表面上形成内凹结构，并在所述内凹结构内形成第二侧墙；依次制备源漏区域；在制备源极区域时，采用介质材料对漏极区域进行保护，在制备漏极区域时，采用介质材料对源极区域进行保护；对所述假栅和牺牲层进行刻蚀，以形成环栅制备空间；在所述环栅制备空间内制备环形的介质金属栅，以形成环栅TFET器件。2.根据权利要求1所述的方法，其特征在于，在衬底上依次交替形成一个以上的沟道层和一个以上的牺牲层，以形成沟道叠层包括：在绝缘体上硅衬底上采用外延的方式交替形成硅锗膜层和硼掺杂的硅膜层，其中，硅锗膜层为牺牲层，硼掺杂的硅膜层为沟道层；采用干法刻蚀工艺对所述沟道叠层进行刻蚀，以形成沿第一方向延伸的鳍片形状的沟道叠层。3.根据权利要求1所述的方法，其特征在于，在衬底上形成跨所述沟道叠层的假栅包括：在所述衬底表面和所述沟道叠层上形成第一膜层；依据所述沟道叠层的图案形状，对所述第一膜层进行刻蚀，以形成沿第一方向与所述沟道叠层具有台阶，沿第二方向跨过所述沟道叠层的假栅。4.根据权利要求3所述的方法，其特征在于，在所述假栅的表面形成第一侧墙包括：在所述假栅、沟道叠层以及衬底表面形成第二膜层，其中，所述第二膜层与所述第一膜层具有刻蚀选择比；对所述第二膜层进行刻蚀，以形成沿第一方向与所述沟道叠层侧表面对齐，围绕所述假栅侧表面并覆盖所述假栅上表面的第一侧墙。5.根据权利要求1所述的方法，...

【专利技术属性】
技术研发人员：周娜，李俊杰，高建峰，杨涛，李俊峰，罗军，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：