本发明专利技术公开一种多核异构CPU内核间通信系统、装置、设备及存储介质，通过在发送内核获取到通信数据后，将通信数据写入预先分配的内存空间中，以及将通信数据对应的存储信息写入预设的寄存器中，由于内存空间为芯片内存储空间，相当于是多核异构芯片内部的公用内存，使得发送内核将通信数据写入内存空间后，接收内核能够获取寄存器中的通信消息对应的信息，并直接获取内存空间中的通信消息，从而使得内核之间的数据交互不需要大量的数据拷贝和搬运，提高了芯片通信效果。提高了芯片通信效果。提高了芯片通信效果。
【技术实现步骤摘要】
多核异构CPU内核间通信系统、装置、设备及存储介质
[0001]本专利技术涉及通信
，特别是涉及一种多核异构CPU内核间通信系统、装置、设备及存储介质。
技术介绍
[0002]伺服系统是用于精确地跟随或复现某个过程的反馈控制系统。通常伺服系统一般包含多个子系统，采用一个DSP(Digital Signal Processing，数字信号处理)实现伺服电机相关控制算法，包括FOC(Field
‑
Oriented Control，磁场定向控制)的电流环、速度环和位置环控制算法等算法。同时，通过有一个FPGA来做编码器接收和解码、以及显示接口等；最后，还会有一个负责对外通信的ASIC(Application Specific Integrated Circuit)即专用集成电路)，如USB协议、EtherCAT协议等。
[0003]目前，这些芯片一般都是采用独立封装的，各个芯片之间通过并行总线或者是串行总线(比如SPI)进行连接和通信。因此，存在如下问题：
[0004](1)在主控芯片这端需要大量的通信协议处理和仲裁，需要大量的数据拷贝和搬运。(2)外部通信在走线过程中，数据容易被干扰，且线路的异常容易导致通信故障。(3)通信信道比较有限，甚至只能半双工通信，且传输速度偏慢。
技术实现思路
[0005]本专利技术所要解决的技术问题是：提供一种多核异构CPU内核间通信方法及设备，提高芯片通信效率。
[0006]为了解决上述技术问题，本专利技术采用的技术方案为：<br/>[0007]一种多核异构CPU内核间通信方法，包括步骤：
[0008]发送内核接收通信数据；
[0009]所述发送内核将所述通信数据写入预先分配的内存空间中，以及将所述通信数据对应的存储信息写入预设的寄存器中；
[0010]所述发送内核发送数据交互信号；
[0011]接收内核接收所述交互信号后，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数据；
[0012]所述接收内核发送应答信号。
[0013]为了解决上述技术问题，本专利技术采用的另一技术方案为：
[0014]一种多核异构CPU内核间通信装置，包括：
[0015]第一内核模块，用于接收通信数据，并将所述通信数据写入预先分配的内存空间中，以及将存储信息写入预设的寄存器中；发送数据交互信号；
[0016]第二内核模块，用于接收所述交互信号，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数据；以及发送应答信号。
[0017]为了解决上述技术问题，本专利技术采用的另一技术方案为：
[0018]一种多核异构CPU内核间通信设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如上述的一种多核异构CPU内核间通信系统中的各个步骤。
[0019]为了解决上述技术问题，本专利技术采用的另一技术方案为：
[0020]一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被执行以实现如上述的一种多核异构CPU内核间通信系统中的各个步骤。
[0021]本专利技术的有益效果在于：通过在发送内核获取到通信数据后，将通信数据写入预先分配的内存空间中，以及将通信数据对应的存储信息写入预设的寄存器中，由于内存空间为芯片内存储空间，相当于是多核异构芯片内部的公用内存，使得发送内核将通信数据写入内存空间后，接收内核能够获取寄存器中的通信消息对应的信息，并直接获取内存空间中的通信消息，从而使得内核之间的数据交互不需要大量的数据拷贝和搬运，提高了芯片通信效率。
附图说明
[0022]图1为本专利技术实施例中的一种多核异构CPU内核间通信系统的通信流程图；
[0023]图2为本专利技术实施例中的一种多核异构CPU内核间通信系统的主要通信类型示意图；
[0024]图3为本专利技术实施例中的一种多核异构CPU内核间通信系统的单次通信收发流程图；
[0025]图4为本专利技术实施例中的一种多核异构CPU内核间通信系统的上位机通信流程示意图；
[0026]图5为本专利技术实施例中的一种多核异构CPU内核间通信系统的PDO通信流程示意图；
[0027]图6为本专利技术实施例中的一种多核异构CPU内核间通信系统的SDO通信流程示意图；
[0028]图7为本专利技术实施例中的一种多核异构CPU内核间通信装置的结构示意图；
[0029]图8为本专利技术实施例中的一种多核异构CPU内核间通信设备的结构示意图。
具体实施方式
[0030]为详细说明本专利技术的
技术实现思路
、所实现目的及效果，以下结合实施方式并配合附图予以说明。
[0031]请参照图1，一种多核异构CPU内核间通信系统，包括：
[0032]发送内核接收通信数据；
[0033]所述发送内核将所述通信数据写入预先分配的内存空间中，以及将所述通信数据对应的存储信息写入预设的寄存器中；
[0034]所述发送内核发送数据交互信号；
[0035]接收内核接收所述交互信号后，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数据；
[0036]所述接收内核发送应答信号。
[0037]由上述描述可知，本专利技术的有益效果在于：通过在发送内核获取到通信数据后，将通信数据写入预先分配的内存空间中，以及将通信数据对应的存储信息写入预设的寄存器中，由于内存空间为芯片内存储空间，相当于是多核异构芯片内部的公用内存，使得发送内核将通信数据写入内存空间后，接收内核能够获取寄存器中的通信消息对应的信息，并直接获取内存空间中的通信消息，从而使得内核之间的数据交互不需要大量的数据拷贝和搬运，提高了芯片通信效果。
[0038]进一步地，预设的所述寄存器包括地址寄存器；
[0039]所述发送内核将所述通信数据写入预先分配的内存空间中，以及将存储信息写入预设的寄存器中包括：
[0040]将所述通信数据写入预先分配的内存空间中，并设置对应的数据地址；
[0041]将所述通信数据对应的所述数据地址写入所述地址寄存器中。
[0042]由上述描述可知，通过将通信数据写入预先分配的内存空间后为其设置对应的数据地址，并将对应的数据地址写入地址寄存器中，使得接收内核能够根据地址寄存器中的数据地址直接获取到内存空间中的通信数据，避免内核之间数据交互时大量的数据拷贝和搬运，提高了通信效率。
[0043]进一步地，预设的所述寄存器包括数据寄存器；
[0044]所述发送内核将所述通信数据写入预先分配的内存空间中，以及将存储信息写入预设的寄存器中还包括：
[0045]获取所述通信数据对应的数据信息；
[0046]将所述通信数据对应的所述数据信息写入所述数据寄存器中。
[0047]由上述描述可知，通过将通信数据对应的数据信息如数据本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种多核异构CPU内核间通信系统，其特征在于，包括：发送内核接收通信数据；所述发送内核将所述通信数据写入预先分配的内存空间中，以及将所述通信数据对应的存储信息写入预设的寄存器中；所述发送内核发送数据交互信号；接收内核接收所述交互信号后，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数据；所述接收内核发送应答信号。2.根据权利要求1所述的一种多核异构CPU内核间通信系统，其特征在于，预设的所述寄存器包括地址寄存器；所述发送内核将所述通信数据写入预先分配的内存空间中，以及将存储信息写入预设的寄存器中包括：将所述通信数据写入预先分配的内存空间中，并设置对应的数据地址；将所述通信数据对应的所述数据地址写入所述地址寄存器中。3.根据权利要求2所述的一种多核异构CPU内核间通信系统，其特征在于，预设的所述寄存器包括数据寄存器；所述发送内核将所述通信数据写入预先分配的内存空间中，以及将存储信息写入预设的寄存器中还包括：获取所述通信数据对应的数据信息；将所述通信数据对应的所述数据信息写入所述数据寄存器中。4.根据权利要求2所述的一种多核异构CPU内核间通信系统，其特征在于，所述将所述通信数据写入预先分配的内存空间中包括：获取所述通信数据的类型；根据所述通信数据的类型，将所述通信数据按照预设的格式写入预先分配的内存空间中。5.根据权利要求4所述的一种多核异构CPU内核间通信系统，其特征在于，所述接收内核接收所述交互信号后，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数包括：所述接收内核处理所述通信数据，并根据所述通信数据的类型，将所述通信数据按照预设的格式写入预先分配的内存空间中...
【专利技术属性】
技术研发人员：李锋源，欧新木，黄继波，江庚炜，王志阳，田东林，
申请(专利权)人：福州富昌维控电子科技有限公司，
类型：发明
国别省市：
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