一种基于FPGA的任意长度turbo码速率匹配方法组成比例

本发明专利技术公开了一种基于FPGA的任意长度turbo码速率匹配方法，该基于FPGA的任意长度turbo码速率匹配方法包括，步骤S1：根据Turbo编码输出的长度，对输入的比特数据进行补零，使得比特数据的总比特数为32的整倍数；步骤S2：根据Turbo编码的实际长度，定义hcnt[7:0]和vcnt[7:0]即行索引和列索引两个变量对数据进行遍历，在FPGA中，使用状态机对数据进行遍历并以此输出。本发明专利技术所述基于FPGA的任意长度turbo码速率匹配方法利用寄存器偏移有序缓存turbo码输入数据，可以根据实际码长，遍历输出速率匹配后的码流，针对第二路、第三路码流奇偶交叉，同时支持单比特和双比特输出，提高码流的输出速率，减少链路延时，最终可转化为统一固定位宽的连续并行数据，优化后续链路设计。计。计。

【技术实现步骤摘要】
一种基于FPGA的任意长度turbo码速率匹配方法


[0001]本专利技术涉及通信
，尤其涉及一种基于FPGA的任意长度turbo码速率匹配方法。

技术介绍

[0002]进入21世纪后，移动互联网飞速发展，传统的2G网络开辟了移动终端上网的历史，3G网络成就了移动互联网，4G和5G又是持续演进的产物。Turbo码广泛应用于3G、4G和5G通信中，Turbo码的母2码率只有1/3，但是实际上物理信道的编码率可能不是1/3。速率匹配的作用是确保在传输信道复用后总的比特率与所分配的专用物理信道的总比特率是相同的。对于基站的发送端，速率匹配是非常重要的一个步骤，用以完成Turbo编码输出后的数据与信道上允许发送的数据的相互匹配的功能。
[0003]3GPP协议定义了Turbo码的速率匹配的详细算法，在TD
‑
LTE系统中，物理上行共享信道是采用Turbo码编码，为了减少链路的延时，通常采用FPGA去实现，具备效率高、延时低、可编程等特点。基站在实际工作中，特别是中小型基站，码块长度可能不固定导致进入速率匹配链路中比特流长度也不确定，而FPGA是一种硬件电路，对于长度不确定的比特流，容易消耗更多的资源和时间，从而增加了上行链路的延时。

技术实现思路

[0004]为了克服现有技术中相关产品的不足，本专利技术提出一种基于FPGA的任意长度turbo码速率匹配方法。
[0005]本专利技术提供了一种基于FPGA的任意长度turbo码速率匹配方法，包括如下步骤：
[0006]步骤S1：根据Turbo编码输出的长度，对输入的比特数据进行补零，使得比特数据的总比特数为32的整倍数；
[0007]步骤S2：根据Turbo编码的实际长度，定义hcnt[7:0]和vcnt[7:0]即行索引和列索引两个变量对数据进行遍历，在FPGA中，使用状态机对数据进行遍历并以此输出。
[0008]在本专利技术的某些实施方式中，步骤S1具体包括：
[0009]分别定义三路比特流，分别为Turbo码长最大为6144，定义的寄存器以rm_leng[12:0]表示，则有计算补零的比特数公式如下：
[0010][0011]其中，valid为输入有效信号，为补零后的总长度，是32的整倍数；
[0012]第一路输入延迟ZeroBit个时钟输入后为
[0013]第二路输入延迟ZeroBit个时钟输入后为
[0014]第二路输入延迟ZeroBit
‑
1个时钟输入后为
[0015]在本专利技术的某些实施方式中，步骤S1还包括：
[0016]记录三路比特流的矩阵首行补零的特征位置，并基于Turbo码速率匹配的列变换P向量关系对三路比特流按照P向量进行矩阵列变换；
[0017]定义32*3个宽度为RTC(<＝256(x0,x1,...,x30,x31和y0,y1,...,y30,y31以及z0,z1,...,z30,z31)的寄存器，利用寄存器移位操作存入寄存器中；
[0018]通过计数器cnt控制寄存器的移位操作，cnt计数器中cnt取最低5比特作为索引，在0～31之间循环变换直到valid无效，并列出相应的表数据。
[0019]在本专利技术的某些实施方式中，步骤S2具体包括：
[0020]计算矩阵的偏移量；
[0021]确定遍历的起始位置；
[0022]分别对数据执行遍历；
[0023]比特收集和输出，通过判断使能信号，确定输出的比特数量，并转换为并行数据输出。
[0024]在本专利技术的某些实施方式中，步骤S2中，所述计算矩阵的偏移量具体包括：
[0025]矩阵的偏移量为32的整倍数，定义偏移量的结果为k0，对k0求96的余数得到k
r
，将第一、二、三路的比特数据按顺序进行拼接。
[0026]在本专利技术的某些实施方式中，步骤S2中，所述确定遍历的起始位置具体包括：
[0027]定义0～31行为区间一，定义32～95行为区间二，定义k
r
行为区间，其中，vcnt[7:0]从第k
r
行开始遍历，如果遍历到第96行，回到第一行继续遍历，直到第k
r
‑
1行为止。
[0028]在本专利技术的某些实施方式中，步骤S2中，所述分别对数据执行遍历具体包括：
[0029]对区间一的遍历，hcnt[7:0]从表格中最右侧开始遍历，x的第一个比特可能包含填充的空比特，此处为零比特，通过Sel中的比特来判断是否为空比特，若为空比特则输出使能为2
’
b00，若有效则输出当前比特且输出使能为2
’
b00，向右遍历；
[0030]对区间二的遍历，同时输出相邻的两行，可能一次性输出两个比特；hcnt[7:0]从表格中最右侧开始遍历，x的第一个比特可能包含填充的空比特，此处为零比特，通过Sel和Sel2中的比特来判断是否为空比特，在连续两行输出都有效时则使能为2
’
b11，再只有第一行有效时输出使能为2
’
b01，在只有第二行有效时输出使能为2
’
b10。
[0031]与现有技术相比，本专利技术有以下优点：
[0032]本专利技术所述基于FPGA的任意长度turbo码速率匹配方法利用寄存器偏移有序缓存turbo码输入数据，可以根据实际码长，遍历输出速率匹配后的码流，针对第二路、第三路码流奇偶交叉，同时支持单比特和双比特输出，提高码流的输出速率，减少链路延时，最终可转化为统一固定位宽的连续并行数据，优化后续链路设计，而缓存turbo码输入数据时，可以一步完成缓存、换序、空比特特征值。
附图说明
[0033]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领
域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0034]图1为本专利技术所述基于FPGA的任意长度turbo码速率匹配方法的流程参考示意图。
[0035]图2为本专利技术的时序图。
[0036]图3
‑
5为本专利技术对应的接口示意图。
具体实施方式
[0037]为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例，附图中给出了本专利技术的较佳实施例。本专利技术可以以许多不同的形式来实现，并不限于本文所描述的实施例，相反地，提供这些实施例的目的是使对本专利技术的公开内容的理解更加透彻全面。
[0038]结合图1所示，所述基于FPGA的任意长度turbo码速率匹配方法包括如下步骤：
[0039]步骤S1：根据Turbo编码输出的长度本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的任意长度turbo码速率匹配方法，其特征在于，包括如下步骤：步骤S1：根据Turbo编码输出的长度，对输入的比特数据进行补零，使得比特数据的总比特数为32的整倍数；步骤S2：根据Turbo编码的实际长度，定义hcnt[7:0]和vcnt[7:0]即行索引和列索引两个变量对数据进行遍历，在FPGA中，使用状态机对数据进行遍历并以此输出。2.根据权利要求1所述的基于FPGA的任意长度turbo码速率匹配方法，其特征在于，步骤S1具体包括：分别定义三路比特流，分别为Turbo码长最大为6144，定义的寄存器以rm_leng[12:0]表示，则有计算补零的比特数公式如下：其中，valid为输入有效信号，为补零后的总长度，是32的整倍数；第一路输入延迟ZeroBit个时钟输入后为第二路输入延迟ZeroBit个时钟输入后为第二路输入延迟ZeroBit
‑
1个时钟输入后为3.根据权利要求2所述的基于FPGA的任意长度turbo码速率匹配方法，其特征在于，步骤S1还包括：记录三路比特流的矩阵首行补零的特征位置，并基于Turbo码速率匹配的列变换P向量关系对三路比特流按照P向量进行矩阵列变换；定义32*3个宽度为RTC(<＝256(x0,x1,...,x30,x31和y0,y1,...,y30,y31以及z0,z1,...,z30,z31)的寄存器，利用寄存器移位操作存入寄存器中；通过计数器cnt控制寄存器的移位操作，cnt计数器中cnt取最低5比特作为索引，在0～31之间循环变换直到valid无效，并列出相应的表数据。4.根据权利要求1所述的基于FPGA的任意长度turbo码速率匹配方法，其特征在于，步骤S2具体包括：计算矩阵的偏移量；确定遍历的起始位置；分别对数据执行遍历；比特收集和输出，通过判断使能...

【专利技术属性】
技术研发人员：关海卿，谭晶晶，肖亮，
申请(专利权)人：湖北公众信息产业有限责任公司，
类型：发明
国别省市：