一种基于FPGA的任意长度turbo码速率匹配方法组成比例

本发明专利技术公开了一种基于FPGA的任意长度turbo码速率匹配方法，该基于FPGA的任意长度turbo码速率匹配方法包括，步骤S1：根据Turbo编码输出的长度，对输入的比特数据进行补零，使得比特数据的总比特数为32的整倍数；步骤S2：根据Turbo编码的实际长度，定义hcnt[7:0]和vcnt[7:0]即行索引和列索引两个变量对数据进行遍历，在FPGA中，使用状态机对数据进行遍历并以此输出。本发明专利技术所述基于FPGA的任意长度turbo码速率匹配方法利用寄存器偏移有序缓存turbo码输入数据，可以根据实际码长，遍历输出速率匹配后的码流，针对第二路、第三路码流奇偶交叉，同时支持单比特和双比特输出，提高码流的输出速率，减少链路延时，最终可转化为统一固定位宽的连续并行数据，优化后续链路设计。计。计。

【技术实现步骤摘要】
一种基于FPGA的任意长度turbo码速率匹配方法


[0001]本专利技术涉及通信
，尤其涉及一种基于FPGA的任意长度turbo码速率匹配方法。

技术介绍

[0002]进入21世纪后，移动互联网飞速发展，传统的2G网络开辟了移动终端上网的历史，3G网络成就了移动互联网，4G和5G又是持续演进的产物。Turbo码广泛应用于3G、4G和5G通信中，Turbo码的母2码率只有1/3，但是实际上物理信道的编码率可能不是1/3。速率匹配的作用是确保在传输信道复用后总的比特率与所分配的专用物理信道的总比特率是相同的。对于基站的发送端，速率匹配是非常重要的一个步骤，用以完成Turbo编码输出后的数据与信道上允许发送的数据的相互匹配的功能。
[0003]3GPP协议定义了Turbo码的速率匹配的详细算法，在TD
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LTE系统中，物理上行共享信道是采用Turbo码编码，为了减少链路的延时，通常采用FPGA去实现，具备效率高、延时低、可编程等特点。基站在实际工作中，特别是中小型基站，码块长度可能不固定导致进入速率匹配链路中比特流长本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的任意长度turbo码速率匹配方法，其特征在于，包括如下步骤：步骤S1：根据Turbo编码输出的长度，对输入的比特数据进行补零，使得比特数据的总比特数为32的整倍数；步骤S2：根据Turbo编码的实际长度，定义hcnt[7:0]和vcnt[7:0]即行索引和列索引两个变量对数据进行遍历，在FPGA中，使用状态机对数据进行遍历并以此输出。2.根据权利要求1所述的基于FPGA的任意长度turbo码速率匹配方法，其特征在于，步骤S1具体包括：分别定义三路比特流，分别为Turbo码长最大为6144，定义的寄存器以rm_leng[12:0]表示，则有计算补零的比特数公式如下：其中，valid为输入有效信号，为补零后的总长度，是32的整倍数；第一路输入延迟ZeroBit个时钟输入后为第二路输入延迟ZeroBit个时钟输入后为第二路输入延迟ZeroBit
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1个时钟输入后为3.根据权利要求2所述的基于FPGA的任意长度turbo码速率匹配方法，其特征在于，步骤S1还包括：记录三路比特流的矩阵首行补零的特征位置，并基于Turbo码速率匹配的列变换P向量关系对三路比特流按照P向量进行矩阵列变换；定义32*3个宽度为RTC(<＝256(x0,x1,...,x30,x31和y0,y1,...,y30,y31以及z0,z1,...,z30,z31)的寄存器，利用寄存器移位操作存入寄存器中；通过计数器cnt控制寄存器的移位操作，cnt计数器中cnt取最低5比特作为索引，在0～31之间循环变换直到valid无效，并列出相应的表数据。4.根据权利要求1所述的基于FPGA的任意长度turbo码速率匹配方法，其特征在于，步骤S2具体包括：计算矩阵的偏移量；确定遍历的起始位置；分别对数据执行遍历；比特收集和输出，通过判断使能...

【专利技术属性】
技术研发人员：关海卿，谭晶晶，肖亮，
申请(专利权)人：湖北公众信息产业有限责任公司，
类型：发明
国别省市：