进位链计时校准方法、装置、设备及存储介质制造方法及图纸

本申请提供了一种进位链计时校准方法、装置、设备及存储介质，涉及数字化测量技术领域，该方法包括：获取随机时钟信号和主时钟信号；根据随机时钟信号和主时钟信号，获取测试脉冲信号；将测试脉冲信号输入进位链，确定位于每一传输级数的信号所对应的延迟时间，以生成查找表，查找表用于确定输入进位链的信号所对应的延迟时间；当接收到输入进位链的测量信号，结合随机时钟信号和主时钟信号，确定对应的校准修正因子；根据校准修正因子对查找表内的延迟时间进行校准修正，并获取经校准修正后的校准时间。本方案能够对进位链的计时进行补偿，减少了外界环境对进位链计时的影响，从而提升了计时的测量精度。了计时的测量精度。了计时的测量精度。

【技术实现步骤摘要】
进位链计时校准方法、装置、设备及存储介质


[0001]本申请实施例涉及数字化测量
，尤其涉及一种进位链计时校准方法、装置、设备及存储介质。

技术介绍

[0002]高精度的时间测量在较多领域中均有着重要意义，如激光雷达是以发射激光束实现探测目标的位置、速度等特征量的，发射信号与回波信号间的计时精度对激光雷达的测量精度有影响。
[0003]现有技术中，通常采用半导体芯片ASIC(Application Specific Integrated Circuit，专用集成电路)芯片实现计时，但ASIC芯片开发周期长，成本昂贵；或者采用FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)的进位链资源实现计时，但是FPGA内部的进位链会随着环境温度、工作电压的变化，延迟时间也会变化，从而影响计时的测量精度。
[0004]因此，如何对进位链的计时进行校准以避免外界环境的影响成为目前需要解决的技术问题。

技术实现思路

[0005]本申请实施例提供了一种进位链计时校准方法、装置、设备及存储介质，能够对进位链的计时进行补偿，减少了外界环境对进位链计时的影响，从而提升了计时的测量精度。
[0006]第一方面，本申请实施例提供了一种进位链计时校准方法，包括：
[0007]获取随机时钟信号和主时钟信号；
[0008]根据随机时钟信号和主时钟信号，获取测试脉冲信号；
[0009]将测试脉冲信号输入进位链，确定位于每一传输级数的信号所对应的延迟时间，以生成查找表，查找表用于确定输入进位链的信号所对应的延迟时间；
[0010]当接收到输入进位链的测量信号，结合随机时钟信号和主时钟信号，确定对应的校准修正因子；
[0011]根据校准修正因子对查找表内的延迟时间进行校准修正，并获取经校准修正后的校准时间。
[0012]第二方面，本申请实施例还提供了一种进位链计时校准装置，该装置包括：
[0013]第一信号获取模块，配置为获取随机时钟信号和主时钟信号；
[0014]第二信号获取模块，配置为根据随机时钟信号和主时钟信号，获取测试脉冲信号；
[0015]延时确定模块，配置为将测试脉冲信号输入进位链，确定位于每一传输级数的信号所对应的延迟时间，以生成查找表，查找表用于确定输入进位链的信号所对应的延迟时间；
[0016]修正确定模块，配置为当接收到输入进位链的测量信号，结合随机时钟信号和主时钟信号，确定对应的校准修正因子；
[0017]计时校准模块，配置为根据校准修正因子对查找表内的延迟时间进行校准修正，并获取经校准修正后的校准时间。
[0018]第三方面，本申请实施例还提供了一种进位链计时校准设备，包括：
[0019]一个或多个处理器；
[0020]存储装置，用于存储一个或多个程序，当一个或多个程序被一个或多个处理器执行，使得一个或多个处理器实现如上述第一方面所述的进位链计时校准方法。
[0021]第四方面，本申请实施例还提供了一种存储计算机可执行指令的存储介质，计算机可执行指令在由处理器执行时用于执行如上述第一方面所述的进位链计时校准方法。
[0022]本申请通过获取非相关的随机时钟信号和主时钟信号，并根据随机时钟信号和主时钟信号生成输入进位链的测试脉冲信号，以获取到进位链中各传输级数所对应的延迟时间，从而以查找表对延迟时间进行记录，以便于查表得到相应的延迟时间，此外还通过校准修正因子对输出的延迟时间进行校准修正，获取校准后的校准时间，实现了对进位链计时的校准，减少了外界环境对进位链计时的影响，从而提升了计时的测量精度。
附图说明
[0023]图1为本申请实施例提供的进位链计时校准方法的流程图；
[0024]图2为本申请实施例提供的生成测试脉冲信号的示意图；
[0025]图3为本申请实施例提供生成测试脉冲信号的脉冲示意图；
[0026]图4为本申请实施例提供的确定延迟时间的流程图；
[0027]图5为本申请实施例提供的一种进位链计时校准装置的示意图；
[0028]图6为本申请实施例提供的一种进位链计时校准设备的结构示意图。
具体实施方式
[0029]下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的实施例用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。
[0030]需要注意的是，由于篇幅所限，本申请说明书没有穷举所有可选的实施方式，本领域技术人员在阅读本申请说明书后，应该能够想到，只要技术特征不相互矛盾，那么技术特征的任意组合均可以构成可选的实施方式。
[0031]需要说明的是，在本文中，诸如“第一”和“第二”之类的关系术语仅仅用来将一个实体或操作或对象与另一个实体或操作或对象区分开来，而不一定要求或者暗示这些实体或操作或对象之前存在任何这种实际的关系或顺序。且对于“第一”、“第二”等所区分的对象并不限定其个数，其可以是一个，也可以是多个，可以想到的是，在本申请的描述中“多个”表示为两个及以上。
[0032]对于n个加法器按照一定方式互联而构成的n位并行加法器，操作数各位同时加入加法器进行计算，并非所有的位和数同时产生，其存在进位的产生和传递，进位的产生和传递称为进位链，加法器进位从低位向高位逐位产生和传递，高位依赖低位的产生和传递。进位链中存在多个延迟单元，如以每一加法器作为一个延迟单元，电信号在进位链中经所有延迟单元的时间累加起来，可以得到信号的时间，因此，进位链可用于测量信号传输时间。
[0033]此外，进位链还可以利用FPGA中的CARRY4、LUT(Look Up Table，查找表)等逻辑单元实现。
[0034]本申请提供的进位链计时校准方法可用于对进位链的计时进行校准，进位链中存在多个延迟单元，进位链中以延迟单元确定传输级数，可以理解的是，当信号依次经2个延迟单元，对应的传输级数为2；当信号依次经3个延迟单元，对应的传输级数为3。
[0035]图1为本申请实施例提供的进位链计时校准方法的流程图，如图所示，进位链计时校准方法包括如下步骤：
[0036]步骤S110、获取随机时钟信号和主时钟信号。
[0037]在一实施例中，对于获取主时钟信号，可以根据外部晶振所提供的固定频率进行倍频得到，如利用外部晶振以及锁相环实现，其中，锁相环提供倍频功能，因此，基于外部晶振提供的固定频率以及锁相环提供的倍频系数，对外部晶振提供的时钟信号进行倍频，可以得到第一时钟信号，并以第一时钟信号作为主时钟信号。
[0038]而对于获取随机时钟信号，可以根据环形振荡器实现，本实施例中，环形振荡器可以通过FPGA内部的LUT组成，通过调整LUT的个数，可以实现环形振荡器输出信号的周期的更改，应当想到的是，LUT的数量为奇数。示例性的，第一级LUT的输入为0时，所有的L本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种进位链计时校准方法，其特征在于，包括：获取随机时钟信号和主时钟信号；根据所述随机时钟信号和所述主时钟信号，获取测试脉冲信号；将所述测试脉冲信号输入进位链，确定位于每一传输级数的信号所对应的延迟时间，以生成查找表，所述查找表用于确定输入进位链的信号所对应的延迟时间；当接收到输入所述进位链的测量信号，结合所述随机时钟信号和所述主时钟信号，确定对应的校准修正因子；根据所述校准修正因子对所述查找表内的所述延迟时间进行校准修正，并获取经校准修正后的校准时间。2.根据权利要求1所述的进位链计时校准方法，其特征在于，所述获取随机时钟信号和主时钟信号包括：基于外部晶振提供的固定频率以及倍频系数，生成第一时钟信号，并以所述第一时钟信号作为所述主时钟信号；基于环形振荡器，生成第二时钟信号，并以所述第二时钟信号作为所述随机时钟信号。3.根据权利要求1所述的进位链计时校准方法，其特征在于，所述随机时钟信号和所述主时钟信号呈非相关性，所述随机时钟信号和所述主时钟信号满足以下至少一项：所述随机时钟信号和所述主时钟信号的频率比值为小数；所述随机时钟信号和所述主时钟信号的抖动和频率漂移大于预设阈值；所述主时钟信号与所述随机时钟信号的频率差值位于预设的频率范围内。4.根据权利要求1所述的进位链计时校准方法，其特征在于，所述根据所述随机时钟信号和所述主时钟信号，获取测试脉冲信号包括：以所述主时钟信号对所述随机时钟信号进行采样，获取采样时钟信号；根据预设的运算规则，对所述采样时钟信号和所述随机时钟信号进行逻辑运算，生成所述测试脉冲信号。5.根据权利要求1所述的进位链计时校准方法，其特征在于，所述进位链内对应有多个依次连接的延迟单元，信号在所述进位链内的传输级数与经过的所述延迟单元相关；所述将所述测试脉冲信号输入进位链，确定位于每一传输级数的信号所对应延迟时间，以生成查找表，所述查找表用于确定输入进...

【专利技术属性】
技术研发人员：龙杰，张文豪，胡浩博，王品，何英，吕星宏，
申请(专利权)人：深圳越登智能技术有限公司，
类型：发明
国别省市：