一种显示系统及基准监视器技术方案

本申请公开了一种显示系统及基准监视器，用以缩短8K基准监视器的开机时间。系统包括：信号转接板，接收视频数据，将视频数据从SDI信号转成HDMI信号；第一FPGA，接收HDMI视频信号并解析成数字信号，对数字信号进行图像处理后，发送给显示屏进行显示；FLASH，存储第二FPGA的网表程序、第一FPGA在功能模式一下所需要配置的第一网表、第一FPGA在功能模式二下所需要配置的第二网表；第一网表的数据量小于第二网表的数据量；当开机时，第一FPGA进入功能模式一；第二FPGA，在将系统切换到FLASH启动模式，系统上电后，通过加载网表程序，进入工作状态；在功能模式一下，为第一FPGA配置第一网表，在功能模式二下，为第一FPGA配置第二网表。为第一FPGA配置第二网表。为第一FPGA配置第二网表。

【技术实现步骤摘要】
一种显示系统及基准监视器


[0001]本申请涉及显示
，尤其涉及一种显示系统及基准监视器。

技术介绍

[0002]为了提高图像或视频的显示效果，现有技术中逐渐提出了基准监视器，基准监视器与常见的普通显示器不同，基准监视器对亮度、对比度、色域、产品信赖性等要求极为苛刻，是专业人士衡量、评判、决策图像的依据。因此，基准监视器在业内也被视为影像画质领域的“米原器”，是一杆画质标尺。其中，已经存在某些支持全屏范围高达1000尼特的亮度，不低于100000：1的对比度，能够完美还原4K和高动态范围(High Dynamic Range Imaging，HDR)的视频信号内容的基准监视器。

技术实现思路

[0003]本申请实施例提供了一种显示系统及基准监视器，用以在通过两个FPGA提高数据处理速度，实现基准监视器快速显示复杂的8K图像的同时，通过采用更小的网表加快开机速度，从而缩短8K基准监视器的开机时间。
[0004]第一方面，本申请实施例提供的一种显示系统，包括：
[0005]信号转接板，用于接收输入设备发送的视频数据，将所述视频数据从数字分量串行接口SDI信号转成高清多媒体接口HDMI信号后发送给第一FPGA；
[0006]第一FPGA，用于接收所述信号转接板发送的HDMI视频信号并解析成数字信号，以及对所述数字信号进行图像处理后，发送给显示屏进行显示；
[0007]FLASH，用于存储所述第二FPGA的网表程序、所述第一FPGA在预设的功能模式一下所需要配置的第一网表、所述第一FPGA在预设的功能模式二下所需要配置的第二网表；其中，所述第一网表的数据量小于所述第二网表的数据量；当开机时，所述第一FPGA进入所述功能模式一；
[0008]第二FPGA，用于在将所述系统切换到FLASH启动模式，并且所述系统上电后，通过加载所述网表程序，进入工作状态；并且，在所述功能模式一下，为所述第一FPGA配置所述第一网表，在所述功能模式二下，为所述第一FPGA配置所述第二网表。
[0009]本申请实施例通过设置两个FPGA从而提高数据处理速度，实现了基准监视器快速显示复杂的8K图像，并且，通过采用更小的第一网表实现系统开机，从而加快开机速度，缩短8K基准监视器的开机时间。
[0010]第二方面，本申请实施例提供的一种基准监视器，包括所述的显示系统。
附图说明
[0011]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅是本申请的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的
附图。
[0012]图1为本申请实施例提供的一种基准监视器的应用场景示意图；
[0013]图2为现有技术中的4K基准监视器的结构示意图；
[0014]图3为本申请实施例提供的显示系统的总体框架结构示意图；
[0015]图4为本申请实施例提供的功能模式一下的显示系统结构示意图；
[0016]图5为本申请实施例提供的显示系统升级流程示意图；
[0017]图6为本申请实施例提供的显示系统开机流程示意图；
[0018]图7为本申请实施例提供的显示系统中的第一FPGA进入功能模式一的流程示意图；
[0019]图8为本申请实施例提供的功能模式二下的显示系统结构示意图；
[0020]图9为本申请实施例提供的显示系统中的第一FPGA进入功能模式二的流程示意图；
[0021]图10为本申请实施例提供的2SI格式示意图；
[0022]图11为本申请实施例提供的SQD格式示意图；
[0023]图12为本申请实施例提供的4路HDMI信号组成完整的8K图像输出，延迟0帧的示意图；
[0024]图13为本申请实施例提供的将输入的4路HDMI信号缓存0.5帧然后进行显示的示意图；
[0025]图14为本申请实施例提供的HDMI_1的信号相对位置落后于HDMI_2的示意图；
[0026]图15为本申请实施例提供的HDMI_2信号最大延迟＝0.5帧+HDMI_1与HDMI_2相对位置差值的示意图；
[0027]图16为本申请实施例提供的由于HDMI_1与HDMI_2的相对位置进行互换，所以在屏端的显示相对位置也会发生互换的示意图；
[0028]图17为本申请实施例提供的HDMI接收数据处理模块的动态调整输入延迟方案的结构框图；
[0029]图18为本申请实施例提供的数据的拼接的常规的设计方案示意图；
[0030]图19为本申请实施例提供的在不同的信号区域进行不同的处理的示意图；
[0031]图20为本申请实施例提供的8K图像信号的分区域处理的框图；
[0032]图21为本申请实施例提供的常规的分区域处理方法流程示意图；
[0033]图22为本申请实施例提供的显示系统的总体结构示意图。
具体实施方式
[0034]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，并不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0035]本申请实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的
内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0036]以下示例和实施例将只被理解为是说明性的示例。虽然本说明书可能在若干处提及“一”、“一个”或“一些”示例或实施例，但这并非意味着每个这种提及都与相同的示例或实施例有关，也并非意味着该特征仅适用于单个示例或实施例。不同实施例的单个特征也可以被组合以提供其他实施例。此外，如“包括”和“包含”的术语应被理解为并不将所描述的实施例限制为仅由已提及的那些特征组成；这种示例和实施例还可以包含并未具体提及的特征、结构、单元、模块等。
[0037]下面结合说明书附图对本申请各个实施例进行详细描述。需要说明的是，本申请实施例的展示顺序仅代表实施例的先后顺序，并不代表实施例所提供的技术方案的优劣。
[0038]图1为本申请根据一些实施例示出的一种应用场景示意图，该示意图旨在示出一类场景，此类场景中存在多个基准监视器，以及可以与基准监视器进行通信的服务器，这些基准监视器包括但不限于具有数据收发及处理功能和图像显示功能和/或声本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种显示系统，其特征在于，所述系统包括：信号转接板，用于接收输入设备发送的视频数据，将所述视频数据从数字分量串行接口SDI信号转成高清多媒体接口HDMI信号后发送给第一FPGA；第一FPGA，用于接收所述信号转接板发送的HDMI视频信号并解析成数字信号，以及对所述数字信号进行图像处理后，发送给显示屏进行显示；FLASH，用于存储所述第二FPGA的网表程序、所述第一FPGA在预设的功能模式一下所需要配置的第一网表、所述第一FPGA在预设的功能模式二下所需要配置的第二网表；其中，所述第一网表的数据量小于所述第二网表的数据量；当开机时，所述第一FPGA进入所述功能模式一；第二FPGA，用于在将所述系统切换到FLASH启动模式，并且所述系统上电后，通过加载所述网表程序，进入工作状态；并且，在所述功能模式一下，为所述第一FPGA配置所述第一网表，在所述功能模式二下，为所述第一FPGA配置所述第二网表；其中，所述第一FPGA包括：HDMI接收数据处理模块，用于将所述信号转接板输入的串行的HDMI视频信号，转换成并行的数字信号；数据处理功能模块，用于对所述数字信号进行图像处理；发送模块，用于将经过所述数据处理功能模块处理后的并行的数字信号，转换串行的视频信号后发送给显示屏进行显示；参数配置模块，用于在所述第二FPGA控制下，为所述数据处理功能模块配置参数；所述数据处理功能模块，包括：数据叠加模块、数据选择模块、画质处理模块；其中，在所述功能模式一下，所述数据叠加模块，将来自所述第二FPGA的菜单图像数据，与所述HDMI接收数据处理模块输出的数字信号进行叠加处理，得到叠加后的图像数据；所述数据选择模块，选择将来自所述第二FPGA的开机画面，或来自所述数据叠加模块输出的图像数据，输出给所述发送模块；在所述功能模式二下，所述画质处理模块，将所述HDMI接收数据处理模块输出的数字信号进行画质处理；所述数据叠加模块，将来自所述第二FPGA的菜单图像数据，与所述画质处理模块输出的图像数据进行叠加处理，得到叠加后的图像数据。2.根据权利要求1所述的系统，其特征在于，所述第二FPGA包括：逻辑功能模块，用于在将所述系统切换到FLASH启动模式，并且所述系统上电后，通过加载所述网表程序，进入工作状态；并且，在所述功能模式一下，为所述第一FPGA配置所述第一网表，在所述功能模式二下，为所述第一FPGA配置所述第二网表；处理器系统模块，用于绘制菜单图像数据。3.根据权利要求2所述的系统，其特征在于，所述系统还包括：SD卡，用于存储系统升级所需要的数据；DDR，用于缓存数据；所述逻辑功能模块，包括：网表配置模块，用于在所述功能模式一下，为所述第一FPGA配置所述第一网表，在所述功能模式二下，为所述第一FPGA配置所述第二网表；FLASH读写模块，用于对所述FLASH进行读写擦除操作；
SD卡读模块，用于读取所述SD卡中数据；菜单发送模块，用于将所述处理器系统模块绘制的菜单图像数据发送到所述第一FPGA，由所述第一FPGA对所述菜单图像数据进行图像数据叠加处理；开机画面发送模块，用于将所述FLASH中保存的开机图片，发送到所述第一FPGA中；DDR读写模块，用于对所述DDR进行数据读写操作。4.根据权利要求3所述的系统，其特征在于，当所述系统切换到FLASH启动模式，所述系统上电后,所述第二FPGA进入工作状态时：所述FLASH读写模块，从...

【专利技术属性】
技术研发人员：夏建龙，王伟，
申请(专利权)人：青岛信芯微电子科技股份有限公司，
类型：发明
国别省市：