一种窄脉宽信号展宽电路、信号处理系统技术方案

本实用新型专利技术提供一种窄脉宽信号展宽电路、信号处理系统，属于信号处理技术领域，包括：一反相电路、一延时反相电路和一逻辑控制电路；反相电路的第一输入端连接一输入信号，反相电路的第二输入端连接逻辑控制电路的第一输出端，反相电路的第三输入端连接逻辑控制电路的第二输出端；延时反相电路的输入端连接反相电路的输出端；逻辑控制电路的第一输入端连接反相电路的输出端，逻辑控制电路的第二输入端连接延时反相电路的输出端。有益效果在于：能够有效滤除输入信号中的毛刺，使得信号能够正常传输，且响应速度较快。且响应速度较快。且响应速度较快。

【技术实现步骤摘要】
一种窄脉宽信号展宽电路、信号处理系统


[0001]本技术涉及信号处理
，尤其涉及一种窄脉宽信号展宽电路、信号处理系统。

技术介绍

[0002]在信号传输系统中，由于系统带宽能力的限制，当输入信号的脉宽过窄(如噪声毛刺)，传输会丢掉沿信息，导致输出错误。如图1所示，当输入信号IN的脉宽twd1<系统带宽t
bw
时，t1时刻的上升沿可以正常传输，而t2时刻的下降沿无法正常传输，导致信号出错；当输入信号IN的脉宽twd0<系统带宽t
bw
时，t3时刻的下降沿可以正常传输，而t4时刻的上升沿无法正常传输，导致信号出错。
[0003]现有技术中，通过在输入信号之后加入滤波器，如图2所示，通过将脉宽小于系统带宽t
bw
的信号滤除，但该方案中信号脉宽在滤波器带宽附近还是会有毛刺出现，因而无法彻底解决上述问题。

技术实现思路

[0004]为了解决以上技术问题，本技术提供了一种窄脉宽信号展宽电路、信号处理系统。
[0005]本技术所解决的技术问题可以采用以下技术方案实现：
[0006]一种窄脉宽信号展宽电路，包括：一反相电路、一延时反相电路和一逻辑控制电路；
[0007]所述反相电路的第一输入端连接一输入信号，所述反相电路的第二输入端连接所述逻辑控制电路的第一输出端，所述反相电路的第三输入端连接所述逻辑控制电路的第二输出端；
[0008]所述延时反相电路的输入端连接所述反相电路的输出端；
[0009]所述逻辑控制电路的第一输入端连接所述反相电路的输出端，所述逻辑控制电路的第二输入端连接所述延时反相电路的输出端。
[0010]上述的窄脉宽信号展宽电路，其中，所述延时反相电路被配置为执行一预设延时时间的延时。
[0011]上述的窄脉宽信号展宽电路，其中，所述反相电路为CMOS反相器。
[0012]上述的窄脉宽信号展宽电路，其中，所述逻辑控制电路包括：一第一逻辑门、一第二逻辑门、一第一晶体管和一第二晶体管；
[0013]所述第一逻辑门的输入端分别连接所述反相电路的输出端和所述延时反相电路的输出端，所述第一逻辑门的输出端连接所述第一晶体管的栅极，所述第一晶体管的源极连接电源端，所述第一晶体管的漏极作为所述逻辑控制电路的第一输出端；
[0014]所述第二逻辑门的输入端分别连接所述反相电路的输出端和所述延时反相电路的输出端，所述第二逻辑门的输出端连接所述第二晶体管的栅极，所述第二晶体管的源极
接地，所述第二晶体管的漏极作为所述逻辑控制电路的第二输出端。
[0015]上述的窄脉宽信号展宽电路，其中，所述第一逻辑门为或非门。
[0016]上述的窄脉宽信号展宽电路，其中，所述第二逻辑门为与非门。
[0017]上述的窄脉宽信号展宽电路，其中，所述第一晶体管为PMOS管。
[0018]上述的窄脉宽信号展宽电路，其中，所述第二晶体管为NMOS管。
[0019]上述的窄脉宽信号展宽电路，其中，所述延时反相电路包括：一延时模块和一反相器；所述延时模块的输入端连接所述反相电路的输出端，所述延时模块的输出端连接所述反相器，所述反相器作为所述延时反相电路的输出端。
[0020]本技术还提供一种信号处理系统，包括如上述的窄脉宽信号展宽电路，还包括：通过一信号传输系统与所述窄脉宽信号展宽电路连接的一滤波器。
[0021]本技术技术方案的优点或有益效果在于：
[0022]本技术提供一种窄脉宽信号展宽电路，能够有效滤除输入信号中的毛刺，使得信号能够正常传输，且响应速度较快。
附图说明
[0023]图1为现有技术中，信号传输系统输入的信号脉宽过窄时的波形示意图；
[0024]图2为现有技术中，在输入信号前加入滤波器后的波形示意图；
[0025]图3为本技术较佳实施例中，窄脉宽信号展宽电路的结构框图；
[0026]图4为本技术较佳实施例中，窄脉宽信号展宽电路具体实施的示意图；
[0027]图5为本技术较佳实施例中，窄脉宽信号展宽电路中关键节点的波形示意图；
[0028]图6为本技术较佳实施例中，信号处理系统的示意图。
具体实施方式
[0029]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0030]需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。
[0031]下面结合附图和具体实施例对本技术作进一步说明，但不作为本技术的限定。
[0032]参见图3和图4，本技术的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种窄脉宽信号展宽电路，应用于数字传输系统，特别是数字隔离器领域；该电路具体包括：一反相电路1、一延时反相电路2和一逻辑控制电路3；
[0033]反相电路1的第一输入端连接一输入信号，反相电路1的第二输入端连接逻辑控制电路3的第一输出端，反相电路1的第三输入端连接逻辑控制电路3的第二输出端；
[0034]延时反相电路2的输入端连接反相电路1的输出端；
[0035]逻辑控制电路3的第一输入端连接反相电路1的输出端，逻辑控制电路3的第二输入端连接延时反相电路2的输出端。
[0036]上述的窄脉宽信号展宽电路，其中，延时反相电路2被配置为执行一预设延时时间te的延时。
[0037]具体的，当输入信号的脉宽大于或等于预设延时时间te翻转时，延时反相电路2仅做延时处理；当输入信号的脉宽小于预设延时时间te翻转时，延时反相电路2将小于预设延时时间te的输入信号的脉宽展宽至预设延时时间te。
[0038]上述的窄脉宽信号展宽电路，其中，反相电路1为CMOS反相器。
[0039]具体的，反相电路1采用CMOS反相器实现，CMOS反相器由PMOS管Mp2和NMOS管Mn2组成。
[0040]上述的窄脉宽信号展宽电路，其中，逻辑控制电路3包括：一第一逻辑门、一第二逻辑门、一第一晶体管Mp1和一第二晶体管Mn1；
[0041]第一逻辑门的输入端分别连接反相电路1的输出端和延时反相电路2的输出端，第一逻辑门的输出端连接第一晶体管Mp1的栅极，第一晶体管Mp1的源极连接电源端，第一晶体管Mp1的漏极作为逻辑控制电路3的第一输出端；
[0042]第二逻辑门的输入端分别连接反相电路1的输出端和延时反相电路2的输出端，第二逻辑门的输出端连接第二晶体管Mn1的栅极，第二晶体管Mn1的源极接地，第二晶体管Mn1的漏极作为逻辑控制电路3的第二输出端。
[0043]具体的，第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种窄脉宽信号展宽电路，其特征在于，包括：一反相电路、一延时反相电路和一逻辑控制电路；所述反相电路的第一输入端连接一输入信号，所述反相电路的第二输入端连接所述逻辑控制电路的第一输出端，所述反相电路的第三输入端连接所述逻辑控制电路的第二输出端；所述延时反相电路的输入端连接所述反相电路的输出端；所述逻辑控制电路的第一输入端连接所述反相电路的输出端，所述逻辑控制电路的第二输入端连接所述延时反相电路的输出端。2.根据权利要求1所述的窄脉宽信号展宽电路，其特征在于，所述延时反相电路被配置为执行一预设延时时间的延时。3.根据权利要求1所述的窄脉宽信号展宽电路，其特征在于，所述反相电路为CMOS反相器。4.根据权利要求1所述的窄脉宽信号展宽电路，其特征在于，所述逻辑控制电路包括：一第一逻辑门、一第二逻辑门、一第一晶体管和一第二晶体管；所述第一逻辑门的输入端分别连接所述反相电路的输出端和所述延时反相电路的输出端，所述第一逻辑门的输出端连接所述第一晶体管的栅极，所述第一晶体管的源极连接电源端，所述第一晶体管的漏极作为所述逻辑控制电路的第一输出端；所述...

【专利技术属性】
技术研发人员：张仁富，张小龙，
申请(专利权)人：荣湃半导体上海有限公司，
类型：新型
国别省市：