一种基于数字ATE测试机的量产测试方法技术

本发明专利技术涉及ATE测试机的量产测试技术领域，具体为一种基于数字ATE测试机的量产测试方法，包括：针对芯片的测试需求，通过测试成本分析进行最终的ATE测试机型号确认，对FPGA进行初始化；通过FPGA的接口确认SYNCframe芯片，对芯片输出的Serdes信号进行解码及PRBS测试，FPGA反馈给ATEpass/fail信号；测试通过后利用FPGA采集ADC的数据并对ADC数据进行转换，ATE与FPGA进行握手交互，完成ADC的SNR参数值的采集，ATE通过对收到的参数值进行限值设定和比较，从而输出该参数的测试数据并判断其是否在芯片参数指标范围内，最后反馈给FPGA测试完成信号，FPGA回到初始化等待状态。FPGA回到初始化等待状态。FPGA回到初始化等待状态。

【技术实现步骤摘要】
一种基于数字ATE测试机的量产测试方法


[0001]本专利技术涉及ATE量产测试
，具体为一种基于数字ATE测试机的量产测试方法。

技术介绍

[0002]目前，Serdes技术在高速通信系统中的广泛应用，Serdes芯片应运而生，随着我国的技术的发展不断提高，人们对于集成电路的制造水平和芯片的运行速度要求也越来越高，但由于芯片规模的高速发展使得芯片的测试时间也变得越来越久，在生产过程中不仅要保证芯片的质量，同时还要控制芯片的成本，所以对于一款高速集成Serdes芯片的大规模量产，面临着高成本的测试问题。例如，针对一款集成12.5Gbps速率的Serdes及高速ADC的芯片，一般的ATE测试机不能满足其测试要求，而选择使用高速混合电路ATE测试机台，需要使用比较昂贵的高速数字板卡及高速混合信号测试板卡，从而测试成本也随之增加。如何在保证测试精度和稳定性的前提下实现对芯片要求的所有测试，降低ATE本身的硬件成本和芯片的测试成本成为了现有技术的难点。
[0003]所以，人们需要一种基于数字ATE测试机的量产测试方法来解决上述问题。...

【技术保护点】

【技术特征摘要】
1.一种基于数字ATE测试机的量产测试方法，其特征在于：包括以下步骤：Z1：针对芯片的测试需求确定ATE测试机的型号并对FPGA芯片进行初始化；Z2：通过FPGA的接口确认SYNC frame芯片，对SYNC frame芯片输出的Serdes信号进行解码及PRBS测试；Z3：测试通过后利用FPGA采集ADC的数据并对ADC数据进行转换，ATE与FPGA进行握手交互，反馈给FPGA测试完成信号，FPGA回到初始化等待状态。2.根据权利要求1所述的一种基于数字ATE测试机的量产测试方法，其特征在于：在步骤Z1中：针对芯片的OS、Scan、Mbist、Function及DC/AC的测试需求确定数字通道数、数字速率、向量深度、供电能力和外围电路所需要的测试资源信息，对所有满足测试需求的ATE测试机进行量产单价以及测试板和changekit的硬件制作成本进行分析和对比，选择低成本的ATE测试机的型号，在测试板上集成一个具有FPGA、HMC芯片、外供信号源和供电电源以完成硬件的互联，整个量产测试过程中使用FPGA供电并且全程不断电，上电后对FPGA进行初始化。3.根据权利要求2所述的一种基于数字ATE测试机的量产测试方法，其特征在于：在步骤Z2中：FPGA初始化后处于空闲状态，若HMC的PLL处于lock状态，FPGA进入等待开始测试状态，当ATE提供对FPGA输出测试信号开始后，FPGA对SPI进行内部配置，通过待测芯片的内部SPI寄存器，利用FPGA作为主设备，待测芯片作为从设备，根据芯片内部设定进行SPI读写操作，若SPI读写成功，则开始测试Serdes sync信号；若SPI读写失败，则反馈fail bit给ATE。4.根据权利要求3所述的一种基于数字ATE测试机的量产测试方法，其特征在于：SPI读写成功，HMC芯片提供Serdes测试所需时钟信号，通过FPGA的接口确认SYNC frame芯片，SYNC frame芯片使用编码Serdes技术在发送端先通过编码器将并行数据转换为新的码流，再利用串行器将新的码流转换为高速串行信号在高速差分信号线上传输，FPGA在接收到高速差分信号后，先解串新码流再通过解码器进行解码从而得到原始码流数据完成数据的传输。5.根据权利要求4所述的一种基于数字ATE测试机的量产测试方法，其特征在于：利用DFT技术对PRBS进行测试，首先通过一个...

【专利技术属性】
技术研发人员：穆颖，罗俊，刘文冬，周春元，高伟，张慧，
申请(专利权)人：珠海微度芯创科技有限责任公司，
类型：发明
国别省市：