基于联合相位调整的多通道数据训练方法技术

本发明专利技术涉及一种基于联合相位调整的多通道数据训练方法，在该方法中，接收器实时采样发送端发送的固定码型训练字，FPAG控制逻辑通过调节IODLEAY数据延迟单元对输入数据进行延迟控制，并完成多通道延迟对齐；FPAG控制逻辑通过控制时钟管理单元DCM单元调节采样时钟相位；FPAG控制逻辑控制接收器锁存位置，直到锁存住与发送端发送的训练字相同的数据位置，至此完成数据训练。本发明专利技术利用FPGA内部的时钟管理单元DCM及IODELAY数据延迟单元实现采样时钟与数据输入延迟的联合相位调整，有效提高高速数据通信的训练可靠性，确保高速数据能够可靠的被接收器采集，降低误码率，且适用范围更广。广。广。

【技术实现步骤摘要】
基于联合相位调整的多通道数据训练方法


[0001]本专利技术涉及图像传输
，特别是涉及一种基于联合相位调整的多通道数据训练方法。

技术介绍

[0002]随着数字图像采集系统的分辨率越来越高，图像传感器芯片输出的数据量也是越来越大，数据传输通道也是越来越多。对于多通道高速信号传输，由于各传输通道的驱动电路以及PCB走线等物理连接存在一定的差异性，从而导致数据传输链路的延迟不一致，且该延迟在一定程度上还受到工作电压、温度等因素的影响。由于各通道传输延迟的差异性，各通道的输入数据与采样时钟具有不同的相位关系，所以各通道输入数据相对采样时钟的建立保持时间不尽相同。各别通道的采样保持时间裕量可能较小，甚至不满足接收器的采样要求，而无法正确且可靠的采集数据，造成通讯错误或误码率升高。
[0003]为克服各通道发送的高速数据无法被接收器可靠采样的问题，需要对数据进行训练。在高速数据通信中，通常数据发送端发送固定且已知码型数据，接收端通过采样该码型数据完成数据训练。已有的数据训练方法通常是利用FPGA单一的IODELAY数据延迟单元实现对每一个通道输入数据的延迟控制，遍寻IODELAY延迟时间跨度，寻找出每一通道相对采样时钟的最佳位置，完成高速通信数据训练。然而由于FPGA硬件固有限制，IODELAY数据延迟单元的延迟调节范围有限，当传输频率小于一定数值时，无法覆盖1bit数据时间宽度，从而导致训练结果不可靠甚至训练失败。且无法有效同时兼顾异步与同步传输模式。

技术实现思路

[0004]为解决现有的多通道数据训练方法存在的训练结果不可靠甚至训练失败，且无法有效同时兼顾异步与同步传输模式的问题，本专利技术提供一种基于联合相位调整的多通道数据训练方法。
[0005]为解决上述问题，本专利技术采取如下的技术方案：
[0006]一种基于联合相位调整的多通道数据训练方法，发送端发送的多通道输入数据输入至IODELAY数据延迟单元，IODELAY数据延迟单元输出的延迟数据输入到接收器；时钟输入信号经过时钟管理单元DCM后作为接收器的采样时钟输出至接收器；FPGA控制逻辑对IODELAY数据延迟单元进行数据延迟控制的同时，还用于控制时钟管理单元DCM单元，实现对采样时钟的相位调整；
[0007]所述多通道数据训练方法通过以下步骤实现：
[0008]步骤一：接收器实时采样发送端发送的固定码型训练字，FPAG控制逻辑通过调节IODLEAY数据延迟单元对输入数据进行延迟控制，并且每进行一步延迟调整，接收器进行多次连续采集，若连续采集结果相同，则判定为稳定区间，若连续采集结果不同，则判定为不稳定区；当各通道均处于采样不稳定区间时，完成多通道延迟对齐；
[0009]步骤二：FPAG控制逻辑通过控制时钟管理单元DCM单元调节采样时钟相位，具体调
节过程如下：
[0010]遍寻时钟管理单元DCM控制相位的整个区间，同时记录下各通道均为稳定区的时钟相位位置以及各通道均为稳定区的时钟相位跨度；
[0011]遍寻结束后，选取各通道均为稳定区的最大时钟相位跨度Pspan以及所对应的时钟相位起始位置Pstart，调节采样时钟相位至Pstart+Pspan/2,调节后的采样时钟相位为最终采样时钟相位，完成位训练；；
[0012]步骤三：FPAG控制逻辑控制接收器锁存位置，直到锁存住与发送端发送的训练字相同的数据位置，至此完成数据训练。
[0013]本专利技术的有益效果是：
[0014]本专利技术利用时钟管理单元DCM结合FPGA内部IODELAY数据延迟单元同时对接收器的采样时钟相位和数据输入延迟进行联合相位调整，当高速数据发送端发送具有固定码型的训练字，接收端检测到相应的训练字后，自适应的先后实现通道间传输延迟对齐、位训练、字训练，完成数据训练，有效提高高速数据通信的训练可靠性，从而确保高速数据能够可靠的被接收器采集，降低误码率；并且，本专利技术的多通道数据训练方法适用于采用同步方式或者异步方式的数据通信，适用范围更广。
附图说明
[0015]图1为本专利技术所述的基于联合相位调整的多通道数据训练方法的原理图。
具体实施方式
[0016]下面将结合附图及较佳实施例对本专利技术的技术方案进行详细描述。
[0017]本专利技术提供一种基于采样时钟相位与IO延迟联合相位调整的多通道数据训练方法，该方法利用FPGA内部具备时钟动态相位调整功能的时钟管理单元DCM及IODELAY数据延迟单元，实现采样时钟与数据输入延迟的联合相位调整。
[0018]如图1所示，发送端发送的多通道输入数据串联输入至IODELAY数据延迟单元，IODELAY数据延迟单元输出的延迟数据输入到接收器。时钟输入信号经过时钟管理单元DCM后作为接收器的采样时钟输出至接收器，该接收器可以为FPGA内部ISERDER模块实现串并转换或者可以为通用寄存器。由于接收器无论采用何种方式实现均为同步器件，所以时钟输入信号对经过延迟的数据进行采样，完成数据传输。采样时钟可以来自于数据发送端或者接收端本地时钟，即采用同步方式进行数据通信或者异步方式进行数据通信，因此本专利技术的多通道数据训练方法可以适用于同步数据接收或者异步数据接收，适用范围更广。FPGA控制逻辑对IODELAY数据延迟单元进行数据延迟控制的同时，还用于有效控制时钟管理单元DCM单元，实现对采样时钟的相位调整。
[0019]具体地，高速数据发送端发送具有固定码型的训练字，当接收端检测到相应的训练字后，自适应的先后实现通道间传输延迟对齐、位训练、字训练，完成数据训练。该方法主要通过以下三个步骤完成训练：
[0020]步骤一，多通道延迟对齐：
[0021]接收器实时采样发送端发送的固定码型训练字，FPAG控制逻辑通过调节IODLEAY数据延迟单元对输入数据进行延迟控制。每进行一步延迟调整，接收器进行多次连续采集，
若连续采集结果相同，则判定为稳定区间；若连续采集结果不同，则判定为不稳定区间。当各通道均处于采样不稳定区间时，完成多通道延迟对齐。
[0022]步骤二，位训练：
[0023]完成多通道延迟对齐后，进行位训练。FPGA控制逻辑通过控制时钟管理单元DCM对采样时钟进行相位调节。具体调节过程如下：遍寻时钟管理单元DCM控制相位的整个区间，同时记录下各通道均为稳定区的时钟相位位置以及各通道均为稳定区的时钟相位跨度。遍寻结束后，选取各通道均为稳定区的最大时钟相位跨度Pspan以及所对应的时钟相位起始位置Pstart，调节时钟相位至Pstart+Pspan/2,此调节后的采样时钟相位为最终采样时钟相位，至此完成位训练。
[0024]步骤三，字训练：
[0025]完成位训练后，各通道可以实现稳定可靠的数据采集。随后各通道进行字训练，FPGA控制逻辑控制接收器锁存位置，直到锁存住与发送端发送的训练字相同的数据位置。至此完成字训练。
[0026]相较于传统训练方式，本专利技术结合时钟管理单元DCM和FPGA内部本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于联合相位调整的多通道数据训练方法，其特征在于，发送端发送的多通道输入数据输入至IODELAY数据延迟单元，IODELAY数据延迟单元输出的延迟数据输入到接收器；时钟输入信号经过时钟管理单元DCM后作为接收器的采样时钟输出至接收器；FPGA控制逻辑对IODELAY数据延迟单元进行数据延迟控制的同时，还用于控制时钟管理单元DCM单元，实现对采样时钟的相位调整；所述多通道数据训练方法通过以下步骤实现：步骤一：接收器实时采样发送端发送的固定码型训练字，FPAG控制逻辑通过调节IODLEAY数据延迟单元对输入数据进行延迟控制，并且每进行一步延迟调整，接收器进行多次连续采集，若连续采集结果相同，则判定为稳定区间，若连续采集结果不同，则判定为不稳定区；当各通道均处于采样不稳定区间时，完成多通道延迟对齐；步骤二：FPAG控制逻辑通过控制时钟管理单元DCM单元调节采样时...

【专利技术属性】
技术研发人员：李强，李国宁，齐彪，吕增明，张宇，金龙旭，
申请(专利权)人：中国科学院长春光学精密机械与物理研究所，
类型：发明
国别省市：