本发明专利技术提供的一种碳化硅非均匀混合P+结构的肖特基结势垒二极管及其制作方法，包括依次叠层设置的金属化阴极、N+衬底、外延区；多个P+ring区和多个P+区设置在外延区的上层，多个P+区的上端通过金属化阳极覆盖，多个P+ring区的顶部及P+区相邻于P+ring区的部分顶部被氧化硅层覆盖，氧化硅层的上端面覆盖有聚酰亚胺层。本发明专利技术通过在器件的P+区采用非均匀混合P+离子注入区结构改善了电流量在器件内的分布，提高器件的抗浪涌能力，在不减小正向导通电阻的前提，减小反向漏电流；在器件正向导通时，使更多的电流通过散热能力较强的器件四周区域，更少的电流通过散热能力较差的中间区域，从而避免热量在散热能力较差的的区域集中而损伤器件。器件。器件。
【技术实现步骤摘要】
一种碳化硅非均匀混合P+结构的肖特基结势垒二极管及其制作方法
[0001]本专利技术涉及一种碳化硅非均匀混合P+结构的肖特基结势垒二极管及其制作方法。
技术介绍
[0002]在碳化硅肖特基结势垒二极管器件中，二极管的性能表现很大程度上依赖于版图设计。当前碳化硅肖特基结势垒二极管器件的主流器件中，P+注入区均设计为单一的条状或点状，P+注入区的面积并未完全被利用，导致器件内部空间浪费。
[0003]为了提高器件内部空间的利用率，很多专利改变了P+注入区的元胞结构，如公开号为：CN114284343A一种适用于高温环境的碳化硅结势垒肖特基二极管，通过方形注入区和条形注入区形成P+区，条形注入区交错均匀分布在P+区内，方向注入区同样均布在条形注入区之间但相互不接触，其虽然通过该方式提高了P+区的面积利用率增加了肖特基的接触区域，但由于P+区是阻止电流通过的区域，相同结构的P+注入区，每个区域的电流大小相同，但在P+区中心区域问题不容易散出，在电流较大时，P+区中心区域部分温度提升速度加剧，导致器件温度急剧升高，从而损坏器件，限制器件的可靠性。
技术实现思路
[0004]为解决上述技术问题，本专利技术提供了一种碳化硅非均匀混合P+结构的肖特基结势垒二极管及其制作方法。
[0005]本专利技术通过以下技术方案得以实现。
[0006]本专利技术提供的一种碳化硅非均匀混合P+结构的肖特基结势垒二极管及其制作方法，包括依次叠层设置的金属化阴极、N+衬底、外延区；多个P+ring区和多个P+区设置在外延区的上层，多个P+区的上端通过金属化阳极覆盖，多个P+ring区的顶部及P+区相邻于P+ring区的部分顶部被氧化硅层覆盖，氧化硅层的上端面覆盖有聚酰亚胺层。
[0007]所述P+区包括第一条状元胞区、点状元胞区、第二条状元胞区，所述第一条状元胞区设置在P+区的中心，点状元胞区设置在P+区的角上，第二条状元胞区设置在P+区的边缘。
[0008]所述P+区、第一条状元胞区、点状元胞区、第二条状元胞区整体呈方形。
[0009]所述第一条状元胞区中元胞的宽度和间距均大于第二条状元胞区中元胞的宽度和间距。
[0010]所述点状元胞区中的元胞为方形。
[0011]一种碳化硅非均匀混合P+结构的肖特基结势垒二极管的制造方法，其步骤为：
[0012]制作N+衬底，N+衬底上在生长外延区；
[0013]在外延区上生长牺牲氧化层，后除去牺牲氧化层并清洗，热氧化生长场氧化层；
[0014]对场氧化层进行氧化层光刻，加工出P+区及P+ring区注入窗口；
[0015]进行P+区及P+ring区铝注入，然后进行P+ring区退火激活，形成P+区和P+ring区；
[0016]去除表面场氧化层后溅射肖特基金属形成金属化阳极，进行肖特基接触区光刻，
然后进行刻蚀出；
[0017]在P+ring区和金属化阳极表面生长二氧化硅，进行二氧化硅钝化层光刻，后进行刻蚀和去胶形成氧化硅层；
[0018]进行顶部聚酰亚胺层钝化层光刻；
[0019]进行背面减薄工艺，进行背面金属化，依次溅射钛、镍、银。
[0020]所述N+衬底选取P+区H SiC作为材料，在N+衬底上单面生长外延区,外延区的厚度为11μm，掺杂浓度为7.0E15cm
‑3。
[0021]所述P+ring区铝注入过程中在773℃温度下分多次注入，注入的离子浓度和注入能量依次降低。
[0022]所述离子浓度和注入能量依次为7E14cm
‑2‑
8.5E14cm
‑2和250KeV～380KeV、4.5E14cm
‑2～5.5E14cm
‑2和150～250KeV、3.2E14cm
‑2～4.2E14cm
‑2和80～140KeV、1.8E14cm
‑2～2.8E14cm
‑2和30～70KeV，总掺杂浓度为4e19cm
‑3，结为0.5
‑
0.6μm。
[0023]所述金属化阳极下到上依次为厚度为的Ti、厚度为的TiN、厚度为4μm的AlCu
[0024]本专利技术的有益效果在于：通过在器件的P+区采用非均匀混合P+离子注入区结构改善了电流量在器件内的分布，提高器件的抗浪涌能力，在不减小正向导通电阻的前提，减小反向漏电流；在器件正向导通时，使更多的电流通过散热能力较强的器件四周区域，更少的电流通过散热能力较差的中间区域，从而避免热量在散热能力较差的的区域集中而损伤器件。
附图说明
[0025]图1是本专利技术的结构示意图；
[0026]图2是本专利技术的P+区离子注入结构示意图；
[0027]图3是本专利技术的P+区中部离子注入结构示意图；
[0028]图4是本专利技术的P+区四角离子注入结构示意图；
[0029]图5是本专利技术的P+区四边离子注入结构示意图；
[0030]图6是本专利技术的二极管发热示意图；
[0031]图中：1
‑
N+衬底，2
‑
N
‑
外延区，3
‑
P+ring区，4
‑
P+区，41
‑
第一条状元胞区，42
‑
点状元胞区，43
‑
第二条状元胞区，5
‑
金属化阳极，6
‑
氧化硅层，7
‑
聚酰亚胺层，8
‑
金属化阴极。
具体实施方式
[0032]下面进一步描述本专利技术的技术方案，但要求保护的范围并不局限于所述。
[0033]实施例1：一种碳化硅非均匀混合P+结构的肖特基结势垒二极管及其制作方法，包括依次叠层设置的金属化阴极8、N+衬底1、外延区2；衬底材料为4H SiC，厚度为350
±
25μm，衬底电阻率为(0.012
‑
0.025)Ω/cm，N型外延区厚度为11μm，掺杂浓度为8.5E15/cm3，多个P+ring区3和多个P+区4设置在外延区2的上层，多个P+区4的上端通过金属化阳极5覆盖，多个P+ring区3的顶部及P+区4相邻于P+ring区3的部分顶部被氧化硅层6覆盖，氧化硅层6的上端面覆盖有聚酰亚胺层7。
[0034]P+区4大小为3.8mm*3.8mm，包括第一条状元胞区41，元胞比例为2:3(μm)，元胞区
域的尺寸为2.52mm*2.52mm，点状元胞区42，元胞面积为1(μm2)，元胞区尺寸为0.63mm*0.63mm，第二条状元胞区43，元胞区比例为2:5(μm)，元胞区尺寸为0.63mm*2.52mm；第一条状元胞区41设置在P+区4的中心，点状元胞区42设置在P+区4的角上，第二条状元胞区43设置在P+区4的边缘。
[0035]所述P+区4、第一条状元胞区41、点状元胞区42、第二条状元胞区43整本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种碳化硅非均匀混合P+结构的肖特基结势垒二极管，包括依次叠层设置的金属化阴极(8)、N+衬底(1)、外延区(2)，其特征在于：多个P+ring区(3)和多个P+区(4)设置在外延区(2)的上层，多个P+区(4)的上端通过金属化阳极(5)覆盖，多个P+ring区(3)的顶部及P+区(4)相邻于P+ring区(3)的部分顶部被氧化硅层(6)覆盖，氧化硅层(6)的上端面覆盖有聚酰亚胺层(7)。2.如权利要求1所述的碳化硅非均匀混合P+结构的肖特基结势垒二极管，其特征在于：所述P+区(4)包括第一条状元胞区(41)、点状元胞区(42)、第二条状元胞区(43)，所述第一条状元胞区(41)设置在P+区(4)的中心，点状元胞区(42)设置在P+区(4)的角上，第二条状元胞区(43)设置在P+区(4)的边缘。3.如权利要求2所述的碳化硅非均匀混合P+结构的肖特基结势垒二极管，其特征在于：所述P+区(4)、第一条状元胞区(41)、点状元胞区(42)、第二条状元胞区(43)整体呈方形。4.如权利要求3所述的碳化硅非均匀混合P+结构的肖特基结势垒二极管，其特征在于：所述第一条状元胞区(41)中元胞的宽度和间距均大于第二条状元胞区(43)中元胞的宽度和间距。5.如权利要求2所述的碳化硅非均匀混合P+结构的肖特基结势垒二极管，其特征在于：所述点状元胞区(42)中的元胞为方形。6.一种碳化硅非均匀混合P+结构的肖特基结势垒二极管的制造方法，其步骤为：a)制作N+衬底(1)，N+衬底(1)上在生长外延区(2)；b)在外延区(2)上生长牺牲氧化层，后除去牺牲氧化层并清洗，热氧化生长场氧化层；c)对场氧化层进行氧化层光刻，加工出P+区及P+ring区注入窗口；d)进行P+区及P+ring区铝注入，然后进行P+ring区退火激活，形成P+区(4)和P+ring...
【专利技术属性】
技术研发人员：陆超，王海锐，贺晓金，孟繁新，袁强，姚秋原，余文兴，张浩宇，程爽，王博，
申请(专利权)人：中国振华集团永光电子有限公司国营第八七三厂，
类型：发明
国别省市：
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