仿生神经网络芯片制造技术

本发明专利技术提供了一种仿生神经网络芯片。该仿生神经网络芯片包括：控制逻辑层，存内计算层以及树突神经层，所述存内计算层包括多个阵列设置的人工突触和多个跨阻放大器，所述树突神经层包括多个人工树突和多个人工胞体，所述人工突触、人工树突和人工胞体均是通过后道加工的工艺垂直堆叠在所述控制逻辑层上。由此，将人工突触、人工树突和人工胞体通过后道加工的工艺垂直堆叠在所述控制逻辑层上，控制逻辑层、存内计算层以及树突神经层之间通过多个层间通孔通信，仿生神经网络芯片的仿生性佳、网络扩展灵活、延时功耗较低、传输带宽提高。传输带宽提高。传输带宽提高。

【技术实现步骤摘要】
仿生神经网络芯片


[0001]本专利技术涉及仿生物神经
，具体的，涉及仿生神经网络芯片。

技术介绍

[0002]人工神经网络(ANN)能够解决计算机视觉、生物信息学等领域的各种问题，并且正在不断发展中。当前人工神经网络在处理复杂任务的能力基本上是依靠不断增加简单计算单元的数量，进而增加网络规模来实现的，这就意味着能耗、面积等硬件资源增加。在生物神经系统中，神经元由树突、轴突和胞体组成，负责接收外界的输入并向下一个细胞发送信号，这为人工神经网络和高性能硬件实现提供了灵感来源，作为仿生的突触、树突和胞体，已经出现在以树突神经网络为例的更仿生的人工神经网络中。但是目前，新型神经形态器件的仿生神经网络受硬件资源的限制，在延时和传输带宽等方面表现不佳。
[0003]因此，关于仿生神经网络芯片的研究有待深入。

技术实现思路

[0004]本专利技术旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本专利技术的一个目的在于提出一种仿生神经网络芯片，该仿生神经网络芯片为仿生神经网络的规模拓展提供硬件实现方案，仿生性较佳，或在延时、功耗、宽带方面表现良好。
[0005]在本专利技术的一方面，本专利技术提供了一种仿生神经网络芯片。根据本专利技术的实施例，该仿生神经网络芯片包括：控制逻辑层，存内计算层以及树突神经层，所述存内计算层包括多个阵列设置的人工突触和多个跨阻放大器，所述树突神经层包括多个人工树突和多个人工胞体，所述人工突触、人工树突和人工胞体均是通过后道加工的工艺垂直堆叠在所述控制逻辑层上。由此，通过垂直堆叠以及后道加工的层内计算层和树突神经层，可在不增加芯片面积的条件下，实现仿生神经网络芯片；并且可以根据仿生神经网络的规模设计堆叠的层数，为仿生神经网络的规模拓展提供硬件实现方案。并且，这样得到的仿生神经网络芯片在拓扑结构上更仿生。
[0006]根据本专利技术的实施例，所述人工突触与所述控制逻辑层之间通过第一通孔连接，所述树突神经层与所述存内计算层之间通过第二通孔连接，其中，所述第一通孔和所述第二通孔为层间通孔。
[0007]根据本专利技术的实施例，所述人工突触包括层叠设置的第一底电极、第一功能层和第一顶电极，所述控制逻辑层通过所述第一通孔与所述第一底电极电连接。
[0008]根据本专利技术的实施例，所述人工突触包括层叠设置的所述第一底电极
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铪铝氧
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氧化钽
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所述第一顶电极、所述第一底电极
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二氧化铪
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氧化钽
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所述第一顶电极、所述第一底电极
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二氧化铪
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所述第一顶电极、所述第一底电极
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氧化锆铪
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氧化钽
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所述第一顶电极、所述第一底电极
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氧化锆铝铪
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氧化钽
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所述第一顶电极、所述第一底电极
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二氧化硅
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所述第一顶电极。
[0009]根据本专利技术的实施例，多个所述跨阻放大器均匀分布，且与所述人工突触的电流
输出端连接。
[0010]根据本专利技术的实施例，所述人工树突包括层叠设置的第二底电极、第二功能层和第二顶电极，所述人工胞体包括层叠设置的第三底电极、第三功能层和第三顶电极，其中，所述第二顶电极与所述第三底电极电连接。
[0011]根据本专利技术的实施例，所述跨阻放大器的输出端通过所述第二通孔与所述第二底电极电连接。
[0012]根据本专利技术的实施例，所述第二功能层的材料包括氧化钛，所述第三功能层的材料包括氮氧化铌或铌和氮氧化铌。
[0013]根据本专利技术的实施例，所述第一顶电极、所述第一底电极、所述第二顶电极、所述第二底电极、所述第三顶电极和所述第三底电极的材料各自独立的为钛、钯、铂或氮化钛。
[0014]根据本专利技术的实施例，一个所述人工胞体对应设置4～9个所述人工树突，且所述4～9个所述人工树突并联设置。
附图说明
[0015]本专利技术的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
[0016]图1是本专利技术一个实施例中仿生神经网络芯片的结构示意图；
[0017]图2是本专利技术一个实施例中人工突触的结构示意图；
[0018]图3是本专利技术一个实施例中人工树突的结构示意图；
[0019]图4是本专利技术一个实施例中人工胞体的结构示意图；
[0020]图5是本专利技术一个实施例中仿生神经网络示意图；
[0021]图6时本专利技术一个实施例中仿生神经网络芯片和传统芯片的功耗对比图；
[0022]图7时本专利技术一个实施例中仿生神经网络芯片和传统芯片的延时对比图。
具体实施方式
[0023]下面将结合实施例对本专利技术的方案进行解释。本领域技术人员将会理解，下面的实施例仅用于说明本专利技术，而不应视为限定本专利技术的范围。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。
[0024]下面参考具体实施例，对本专利技术进行描述，需要说明的是，这些实施例仅仅是描述性的，而不以任何方式限制本专利技术。
[0025]在本专利技术的一方面，本专利技术提供了一种仿生神经网络芯片。根据本专利技术的实施例，参照图1，该仿生神经网络芯片包括：控制逻辑层10，存内计算层20以及树突神经层30，存内计算层20包括多个阵列设置的人工突触21和多个跨阻放大器(TIA)22，树突神经层30包括多个人工树突31和多个人工胞体32，人工突触21、人工树突31和人工胞体32均是通过后道加工(BEOL)的工艺垂直堆叠在所述控制逻辑层上。通过垂直堆叠以及后道加工的层内计算层和树突神经层，可在不增加芯片面积的条件下，实现仿生神经网络芯片；并且可以根据仿生神经网络的规模设计堆叠的层数，为仿生神经网络的规模拓展提供硬件实现方案，使得仿生神经网络芯片的仿生性佳、网络扩展灵活。并且，这样得到的仿生神经网络芯片在拓扑
结构上更仿生；而且，神经形态器件通过BEOL的工艺灵活集成到硅基芯片上，可提高芯片集成度、丰富了单芯片的功能、灵活拓展了单芯片的规模，而且结构简单、功耗低。
[0026]根据本专利技术的实施例，参照图1，人工突触21与控制逻辑层10之间通过第一通孔41连接，树突神经层30与存内计算层20之间通过第二通孔42连接。由此，控制逻辑层10、存内计算层20以及树突神经层30三层之间通过通孔互联，从硬件上实现低延时、高带宽的仿生神经网络。在一些实施例中，第一通孔和第二通孔为层间通孔(ILV)，即上述控制逻辑层10、存内计算层20以及树突神经层30三层之间均设置有绝缘层40，通过在绝缘层40中形成层间通孔(ILV)，层间介质过孔实现三层结构的连接，以保证上述三个不同功能模块进行更高速、高带宽的数据传输，同时仿生神经网络芯片在传输过程中的延时本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种仿生神经网络芯片，其特征在于，包括：控制逻辑层，存内计算层以及树突神经层，所述存内计算层包括多个阵列设置的人工突触和多个跨阻放大器，所述树突神经层包括多个人工树突和多个人工胞体，所述人工突触、所述人工树突和所述人工胞体均是通过后道加工的工艺垂直堆叠在所述控制逻辑层上。2.根据权利要求1所述的仿生神经网络芯片，其特征在于，所述人工突触与所述控制逻辑层之间通过第一通孔连接，所述树突神经层与所述存内计算层之间通过第二通孔连接，其中，所述第一通孔和所述第二通孔为层间通孔。3.根据权利要求2所述的仿生神经网络芯片，其特征在于，所述人工突触包括层叠设置的第一底电极、第一功能层和第一顶电极，所述控制逻辑层通过所述第一通孔与所述第一底电极电连接。4.根据权利要求3所述的仿生神经网络芯片，其特征在于，所述人工突触包括层叠设置的所述第一底电极
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铪铝氧
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氧化钽
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所述第一顶电极、所述第一底电极
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二氧化铪
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氧化钽
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所述第一顶电极、所述第一底电极
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二氧化铪
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所述第一顶电极、所述第一底电极
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氧化锆铪
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氧化钽
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【专利技术属性】
技术研发人员：唐建石，李婷玉，高滨，钱鹤，吴华强，
申请(专利权)人：清华大学，
类型：发明
国别省市：