错误检测码生成电路以及包括其的存储器系统技术方案

一种执行错误检测操作的存储器系统，包括：半导体存储器设备以及存储器控制器，其被配置为：将第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位发送到半导体存储器设备；基于第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位，生成最终错误检测码位；从半导体存储器设备接收返回的错误检测码位，所述返回的错误检测码位包括在全码率模式期间的第一错误检测码位和第二错误检测码位以及在半码率模式期间的合并的错误检测码位；以及将最终错误检测码位和返回的错误检测码位进行比较，以确定由半导体接收的第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位是否包括错误。线反转位是否包括错误。线反转位是否包括错误。

【技术实现步骤摘要】
错误检测码生成电路以及包括其的存储器系统
[0001]本申请是申请日为2017年12月01日、申请号为201711248279.5、专利技术名称为“错误检测码生成电路以及包括其的存储器控制器”的专利技术专利申请的分案申请。
[0002]相关申请的交叉引用
[0003]本专利申请要求于2016年12月2日在韩国知识产权局提交的韩国专利申请第10
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2016
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0163223号的优先权，其公开内容通过引用整体并入本文。


[0004]本专利技术构思涉及存储器，并且更具体地涉及半导体设备的错误检测码生成电路、包括该电路的存储器控制器以及包括该电路的半导体存储器设备。

技术介绍

[0005]半导体存储器设备可以被分类为在断电之后保持所存储的信息的非易失性存储器设备以及在断电时丢失内容的易失性存储器设备。快闪存储器设备是非易失性存储器设备的示例，而动态随机存取存储器(DRAM)是易失性存储器设备的示例。DRAM由于其高速操作和成本效率而被用于系统存储器。然而，随着DRAM的尺寸缩小，DRAM中的存本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种执行错误检测操作的存储器系统，所述存储器系统包括：半导体存储器设备，其被配置为分别响应于模式信号的第一电平以全码率模式执行错误检测操作和响应于模式信号的第二电平以半码率模式执行错误检测操作；以及存储器控制器，其耦接到半导体存储器设备，所述存储器控制器被配置为：将第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位发送到半导体存储器设备；基于第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位，生成最终错误检测码位；从半导体存储器设备接收返回的错误检测码位，所述返回的错误检测码位包括在全码率模式期间的第一错误检测码位和第二错误检测码位以及在半码率模式期间的合并的错误检测码位；以及将最终错误检测码位和返回的错误检测码位进行比较，以确定由半导体接收的第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位是否包括错误，其中，返回的错误检测码位由错误检测码生成电路生成，并且所述错误检测码生成电路包括：第一循环冗余校验(CRC)引擎，其被配置为接收第一单位数据和第一数据总线反转位，并且基于第一单位数据和第一数据总线反转位来生成第一错误检测码位；第二CRC引擎，其被配置为接收第二单位数据和第二数据总线反转位，并且基于第二单位数据和第二数据总线反转位来生成第二错误检测码位，所述第二错误检测码位包括选择的位和剩余的未选择的位，所述第二错误检测码位的选择的位在全码率模式期间具有第一值，并且在半码率模式期间具有第二值，以及所述第二错误检测码位的剩余的未选择的位在全码率模式和半码率模式期间具有相同的值；和XOR电路，其被配置为接收第一错误检测码位和第二错误检测码位，并且在半码率模式期间通过执行异或函数来输出合并的错误检测码位，以及其中，所述错误检测码生成电路被配置为响应于模式信号的第一电平输出第一错误检测码位和第二错误检测码位，并且响应于模式信号的第二电平输出合并的错误检测码位。2.根据权利要求1所述的存储器系统，其中，所述选择的位是第二错误检测码位的最高有效位。3.根据权利要求1所述的存储器系统，其中，所述存储器控制器还被配置为在比较结果指示最终错误检测码位和返回的错误检测码位之间不匹配时，重传第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位。4.根据权利要求1所述的存储器系统，其中，所述存储器控制器被配置为分别在全码率模式期间将最终错误检测码位与第一错误检测码位和第二错误检测码位进行比较，并且在半码率模式期间将最终错误检测码位与合并的错误检测码位进行比较。5.根据权利要求1所述的存储器系统，其中，所述存储器控制器包括CRC生成器，其被配置为接收第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位，并且生成最终错误检测码位，以及CRC校验器，其被配置为将最终错误检测码位与返回的错误检测码位进行比较。6.根据权利要求5所述的存储器系统，其中，所述CRC生成器包括：
第一缓冲器，其用于存储最终错误检测码位；第二缓冲器，其用于存储返回的最终错误检测码位；比较器，其连接到第一缓冲器和第二缓冲器，所述比较器被配置为将最终错误检测码位和返回的最终错误检测码位的对应位进行比较，以确定最终错误检测码位和返回的最终错误检测码位的每个对应位是否彼此匹配。7.根据权利要求1所述的存储器系统，其中，所述第二CRC引擎包括复用器，其被配置为响应于模式信号的第一电平输出选择的位的第一值，并且响应于模式信号的第二电平输出选择的位的第二值。8.根据权利要求1所述的存储器系统，其中，通过对第一单位数据和第一数据总线反转位应用第一生成矩阵来生成第一错误检测码位，并且通过对第二单位数据和第二数据总线反转位应用第二生成矩阵来生成第二错误检测码...

【专利技术属性】
技术研发人员：车相彦，柳睿信，金荣植，杜粹然，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：