【技术实现步骤摘要】
具有低引脚数接口的存储器设备以及对应的方法和系统
[0001]本公开一般涉及存储器设备接口，并且更具体地涉及具有低引脚数以及高数据传输速率的存储器设备接口。
技术介绍
[0002]存储器设备仍然是大多数电子系统中的关键组件。就系统性能而言，存储器设备数据速率可能是一个限制因素。在系统功耗方面，存储器设备功耗的任何降低都是期望的。同时，对于许多系统，诸如例如汽车，期望将系统总线大小保持在最小。因此，低引脚数存储器设备在此类系统中得到广泛使用。
[0003]图32A和图32B是示出常规存储器设备类型和性能的图。图32A示出了与英飞凌科技公司赛普拉斯半导体公司颁布的HyperBus
TM
规范兼容的存储器设备3201A的示例。存储器设备3201A可以提供高性能的解决方案。在一些配置中，存储器设备3201A可以以大约200MHz的时钟速度运行，在时钟信号的上升沿和下降沿提供数据(即双倍数据速率，DDR)。设备3201A可以包括低压CMOS(LVCMOS)信令。存储器设备3201A可以是非易失性存储器设备(例如...
【技术保护点】
【技术特征摘要】
1.一种方法，包括：在集成电路设备中：在具有不多于四个并行输入的单向命令地址(CA)总线处，接收不少于三个命令值部分的序列；与定时时钟的上升沿同步锁存每个命令值部分；根据不少于三个命令值部分的序列确定输入命令；在所述集成电路设备中执行所述输入命令；以及在具有不多于六个数据输入/输出(IO)的双向数据总线上，与数据定时时钟的上升沿和下降沿同步地输出和输入数据值的序列。2.根据权利要求1所述的方法，其中：接收所述命令值部分的序列包括在所述定时时钟的四个连续周期上接收三位的命令值部分以构成十二位的命令。3.根据权利要求1所述的方法，还包括：在操作的训练模式的第一部分中，在数据掩码反转(DMI)IO处，将所述DMIIO上的DMI信号驱动到预定值以指示所述数据总线被配置为接收输入数据，以及在所述操作的训练模式的第二部分中，将至少一个数据总线线路驱动到预定值以指示所述数据总线线路中的其他数据总线线路正在提供输出数据。4.根据权利要求1所述的方法，其中：输出和输入数据值的序列包括在与所述定时时钟同步的数据选通时钟的连续上升沿和下降沿上将数据字节作为4位半字节接收和发送。5.根据权利要求1所述的方法，还包括：在至少操作的第一模式中，在数据掩码反转(DMI)IO处，将DMI信号驱动到第一值，以指示输出字节的较低有效半字节，以及将所述DMI信号驱动到第二值，以指示所述输出字节的较高有效半字节。6.根据权利要求5所述的方法，还包括：在驱动所述DMIIO之前，在所述CA总线上接收测试图案值；以及所述输出字节包括由所述集成电路设备捕获的测试图案。7.根据权利要求1所述的方法，还包括：在训练模式中至少在数据IO上接收电压参考值，以及在接收到所述电压参考值后，接收输入的训练值。8.根据权利要求7所述的方法，其中：接收所述电压参考值包括在所述数据IO上接收所述电压参考值的第一部分，随后在所述数据IO上接收所述电压参考值的第二部分。9.根据权利要求7所述的方法，其中：接收所述电压参考值包括在所述CA总线上接收所述电压参考值的第一部分，以及与所述第一部分同时在所述数据总线上接收所述电压参考值的第二部分。10.一种集成电路(IC)设备，包括：
接口，包括至少一个时钟输入，其被配置为接收周期性定时时钟；命令地址(CA)总线，其具有不多于四个并行输入，所述CA总线被配置为接收不少于三个命令值部分的序列；至少一个片选(CS)，其被配置为接收指示有效CA数据在所述CA总线上的片选信号；双向数据选通输入/输出(IO)，其被配置为输出和接收利用所述定时时钟导出的数据选通信号；双向数据总线，其具有不多于六个并行IO，所述双向数据总线被配置为与所述数据选通信号的上升沿和下降沿同步地接收数据值和发送数据值；控制电路，其被配置为在所述定时时钟的连续周期上执行作为不少于三个命令值部分而接收的命令；以及存储器单元阵列，其被配置为响应于在所述CA总线上接收到的命令而取回和存储数据值。11.根据权利要求10所述的IC设备，其中：所述CA总线被配置为接收三位的命令值部分；以及所述控制电路被配置为在所述定时时钟的四个连续周期上执行作为命令值部分而接收的命令。12.根据权利要求10所述的IC设备，其中：所述接口还包括数据掩码反转(DMI)I/O；以及所述IC设备还包括DMI控制电路，所述DMI控制电路配置为，在训练模式的第一部分...
【专利技术属性】
技术研发人员：C，
申请(专利权)人：英飞凌科技有限责任公司，
类型：发明
国别省市：
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