存储器控制器、存储器控制电路及控制存储器设备的方法技术

提供了存储器控制器、存储器控制电路及控制存储器设备的方法。该存储器控制器可以包括针对高速数据吞吐量优化的硬决策(HD)纠错码(ECC)解码器、针对高可纠正性数据吞吐量优化的软决策(SD)ECC解码器、以及被配置为可变地选择HD ECC解码器或SD ECC解码器之一用于数据吞吐量的机器学习均衡器(MLE)。存储器控制器的实施例可以基于线性ECC来提供速度优化的HD吞吐量。线性ECC可以是软汉明置换码(SHPC)。HD吞吐量。线性ECC可以是软汉明置换码(SHPC)。HD吞吐量。线性ECC可以是软汉明置换码(SHPC)。

【技术实现步骤摘要】
存储器控制器、存储器控制电路及控制存储器设备的方法


[0001]本公开一般涉及用于检错和纠错的控制器，并且更具体地，涉及机器学习纠错码控制器。

技术介绍

[0002]在通用闪速存储(universal flash storage，UFS)和/或固态驱动器(solid
‑ꢀ
state drive，SSD)中为可靠性而采用的纠错码(Error
‑
correcting code，ECC)，诸如里德
‑
所罗门(Reed
‑
Solomon，RS)、低密度奇偶校验(low
‑
density paritycheck，LDPC)码等，对于具有NAND闪存而没有实质动态随机存取存储器 (dynamic random
‑
access memory，DRAM)的闪存控制器来说可能是不匹配的。

技术实现思路

[0003]提供了一种存储器控制器实施例，包括：硬决策(hard
‑
decision，HD)纠错码(ECC)解码器，被配置为接收指示经编码的数据字的至少一个第一二进制向量，并基于经编码的数据字本身解码该至少一个第一二进制向量；软决策(soft
‑
decision，SD)ECC解码器，被配置为接收指示经编码的数据字的至少一个第二二进制向量，并基于经编码的数据字和相关联的可靠性度量概率来解码该至少一个第二二进制向量；以及机器学习均衡器(machine
‑
learningequalizer，MLE)，被配置为根据经学习的代价函数，在每个数据字的基础上可变地选择从HD ECC解码器或SD ECC解码器之一输出经解码的数据字。
[0004]提供了一种用于控制存储器设备的方法实施例，包括：将电压电平作为二进制向量从连接到存储器设备的串选择线(string select line，SSL)的多个存储器单元读取到机器学习(ML)神经网络中，该机器学习神经网络被配置为基于通过存储器设备的数据字速率和可校正性来最小化经学习的代价函数；接收指示经编码的数据字的至少一个第一二进制向量，并基于硬决策(HD) 纠错码(ECC)来解码该至少一个第一二进制向量；接收指示经编码的数据字的至少一个第二二进制向量，并基于包括相关联的可靠性度量概率来解码该至少一个第二二进制向量；基于ML神经网络针对每个数据字对HD ECC或 SD ECC之一的选择，可变地选择输出经解码的数据字；以及基于该选择来消除SSL上的噪声，其中HD ECC和SD ECC中的每一个基于线性ECC，其中该至少一个第一二进制向量和该至少一个第二二进制向量通过逆交织来映射。
[0005]在一些实施方式中，例如，该方法还包括：基于读取的电压电平生成汉明乘积码HPC码字；对来自所述读取的电压电平的多个经编码的数据帧的位当中的位列和位向量执行扩展汉明码编码，以及将所述HPC码字存储在所述存储器设备中。
[0006]提供了一种存储器控制电路实施例，包括：输入控制电路，被配置为接收数据输入信号和有效性信号，并输出状态信号；均衡仲裁电路，耦合到输入控制电路，并且被配置为基于状态信号和机器学习(ML)神经网络的经学习的代价函数来选择硬决策(HD)纠错码(ECC)或软决策(SD)ECC之一用于解码数据输入信号；弱扫描电路，耦合到输入控制电路和
均衡仲裁电路，并且被配置为接收索引并且基于数据输入信号是否匹配有效码字来输出对应的位值；弱写入电路，耦合到弱扫描电路和均衡仲裁电路，并被配置为接收索引和位值，并输出数据输出信号；计算控制电路，耦合到均衡仲裁电路；配置管理缓冲器，被配置为根据逆交织器来存储HDECC码字或SDECC码字中的至少一个；预计算电路，耦合到配置管理缓冲器；均衡计算电路，耦合到配置管理缓冲器、预计算电路和计算控制电路；以及输入仿真电路，耦合到计算控制电路和均衡仲裁电路，并且被配置为提供线性ECC输出。
附图说明
[0007]图1是示出根据本公开的实施例的交织器(interleaver)的软汉明置换码(softHammingpermutationcode，SHPC)J1平面结构的概念图；
[0008]图2是示出根据本公开的实施例的逆交织器(inverseinterleaver)的SHPCJ2平面结构的概念图；
[0009]图3是示出根据本公开的实施例的对角交织器(diagonalinterleaver)的SHPC平面结构的混合图；
[0010]图4是示出根据本公开的实施例的具有第二输出缓冲器的SHPC编码器的接口协议的图形图；
[0011]图5是示出根据本公开的实施例的具有主复用器的SHPC编码器的通用时序的图形图；
[0012]图6是示出根据本公开的实施例的具有第一版本输出缓冲器的定时差异计算的SHPC编码器的框图；
[0013]图7是示出根据本公开的实施例的图4的SHPC块的框图，该SHPC块具有Bose
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Chaudhuri
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hockenghem(BCH)类型的ECC的Berlekamp
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Massey(BM)算法解码器的非逆实现；
[0014]图8是示出根据本公开的实施例的SHPC块的框图；
[0015]图9是示出根据本公开的实施例的执行期间的SHPC块的框图；
[0016]图10是示出根据本公开的实施例的具有1微秒(us)中的解码器平均电流的SHPC块的框图；
[0017]图11是示出根据本公开的实施例的SHPC块的框图；
[0018]图12是示出根据本公开的实施例的用于数据控制的SHPC块的框图；
[0019]图13是示出根据本公开的实施例的机器学习(machine
‑
learning，ML)均衡器的顶部方框的框图；
[0020]图14是示出根据本公开的实施例的ML均衡器的计算块的框图；
[0021]图15是示出根据本公开的实施例的ML均衡器的输入控制块的框图；
[0022]图16是示出根据本公开的实施例的ML均衡器的弱扫描块的框图；
[0023]图17是示出根据本公开的实施例的ML均衡器的弱写入块的框图；
[0024]图18是示出根据本公开的实施例的ML均衡器的输入仿真(inputemulation)块的框图；
[0025]图19是示出根据本公开的实施例的ML均衡器的输入仿真状态机的概念图；
[0026]图20是示出根据本公开的实施例的ML均衡器的均衡器计算控制块的框图；
[0027]图21是示出根据本公开的实施例的ML均衡器的均衡器计算块的框图；
[0028]图21A
‑
21H示出了图21中的相应的块；
[0029]图22是示出根据本公开的实施例的ML均衡器的顶层架构的框图；
[0030]图23是示出根据本公开的实施例的ML均衡器的3SD本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器控制器，包括：硬决策HD纠错码ECC解码器，被配置为接收指示经编码的数据字的至少一个第一二进制向量以及基于所述经编码的数据字本身来解码所述至少一个第一二进制向量；软决策SD ECC解码器，被配置为接收指示所述经编码的数据字的至少一个第二二进制向量以及基于所述经编码的数据字和相关联的可靠性度量概率来解码所述至少一个第二二进制向量；和机器学习均衡器MLE，被配置为根据经学习的代价函数，在每个数据字的基础上可变地选择从所述HD ECC解码器或所述SD ECC解码器之一输出经解码的数据字。2.根据权利要求1所述的存储器控制器，其中所述MLE被配置为利用共享硬件资源来实现所述HD ECC解码器和所述SD ECC解码器，所述共享硬件资源包括定义所述至少一个第一二进制向量和所述至少一个第二二进制向量之间的映射的逆交织器。3.根据权利要求1所述的存储器控制器，其中所述MLE被配置为并行实现所述HD ECC解码器和所述SD ECC解码器，并且根据神经网络的代价函数选择从所述HD ECC解码器输出经解码的数据字或从所述SD ECC解码器输出经解码的数据字。4.根据权利要求1所述的存储器控制器，其中所述MLE被配置为基于来自先前数据字的错误率预测来实现所述HD ECC解码器或所述SD ECC解码器。5.根据权利要求1所述的存储器控制器，其中所述MLE被配置为基于预测的缓冲器可用性来实现所述HD ECC解码器或所述SD ECC解码器。6.根据权利要求1所述的存储器控制器，其中所述MLE包括神经网络，并且被配置为基于目的设备来实现所述HD ECC解码器或所述SD ECC解码器，其中如果所述神经网络预测所述SD ECC解码器不太可能满足目的设备数据速度要求，则使用所述HD ECC解码器，或者如果所述神经网络预测所述HD ECC解码器不太可能满足目的设备数据可纠正性要求，则使用所述SD ECC解码器。7.根据权利要求1所述的存储器控制器，其中所述HD ECC解码器包括被配置为实现线性ECC的逆交织器。8.根据权利要求7所述的存储器控制器，其中所述线性ECC是软汉明置换码SHPC，其中所述逆交织器包括对角交织器。9.根据权利要求1所述的存储器控制器，由存储器系统包括，所述存储器系统还包括：闪存，连接到所述存储器控制器，其中所述HD ECC解码器被配置用于来自所述闪存的高速数据吞吐量，其中所述SD ECC解码器被配置用于来自所述闪存的高可纠正性数据吞吐量。10.根据权利要求9所述的存储器控制器，其中所述闪存是NAND闪存。11.根据权利要求9所述的存储器控制器，其中所述闪存每个单元具有至少两位。12.根据权利要求9所述的存储器控制器，其中所述闪存是每个单元具有至少三位的NAND闪存。13.根据权利要求9所述的存储器控制器，其中所述SD ECC解码器被配置为：对第一数据帧进行ECC编码；
生成对应于经编码的第一数据帧的多个校正子单元；对所述多个校正子单元进行ECC编码；基于经编码的校正子单元生成校正子码字；对至少一个第二...

【专利技术属性】
技术研发人员：A杜布查克，D沙皮罗，E布雷克曼，L科恩，A伯曼，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：