包括标准单元的集成电路及其制造方法技术

提供了一种集成电路，包括布置在多行上的标准单元。该标准单元可以包括：多个功能单元，每个功能单元都被实现为逻辑电路；以及多个填充单元，包括至少一个第一填充单元和至少一个第二填充单元，每个填充单元包括后端线(BEOL)图案、中间线(MOL)图案和前端线(FEOL)图案中的至少一个图案，并且其中，至少一个第一填充单元和至少一个第二填充单元具有彼此相同的大小，并且至少一个第一填充单元的至少一个图案中的一个图案的密度不同于至少一个第二填充单元的至少一个图案中的一个图案的密度。充单元的至少一个图案中的一个图案的密度。充单元的至少一个图案中的一个图案的密度。

【技术实现步骤摘要】
包括标准单元的集成电路及其制造方法
[0001]相关申请的交叉引用
[0002]本申请基于并要求于2021年8月6日向韩国知识产权局提交的韩国专利申请No.10
‑
2021
‑
0104206的优先权，该申请的全部公开内容通过引用合并于此。


[0003]本公开的实施例涉及一种集成电路，并且更具体地，涉及包括标准单元的集成电路和制造该集成电路的方法。

技术介绍

[0004]集成电路可以基于标准单元来设计。具体地，可以通过根据定义集成电路的数据放置标准单元并对布置的标准单元进行布线来生成集成电路的布局。随着半导体制造工艺的小型化，标准单元中的图案的大小可能会减小，并且集成电路的设计可能会变得更加复杂。然而，随着集成电路的设计变得越来越复杂，图案的密度可能会不均匀，并且这可能会导致工艺中的问题。

技术实现思路

[0005]根据本公开的实施例，提供了一种包括标准单元的集成电路，并且提供了一种考虑包括在标准单元中的图案的密度的制造集成电路的方法。
[0006]根据实施例，提供了一种包括布置在多行上的标准单元的集成电路。该标准单元包括：多个功能单元，每个功能单元都被实现为逻辑电路；以及多个填充单元，包括至少一个第一填充单元和至少一个第二填充单元，每个填充单元包括后端线(BEOL)图案、中间线(MOL)图案和前端线(FEOL)图案中的至少一个图案，并且其中，至少一个第一填充单元和至少一个第二填充单元具有彼此相同的大小，并且至少一个第一填充单元中的至少一个图案中的一个图案的密度不同于至少一个第二填充单元的至少一个图案中的一个图案的密度。
[0007]根据实施例，提供了一种制造集成电路的方法。该方法包括：通过参考包括关于标准单元的信息的标准单元库来布置标准单元，并且对布置的标准单元进行布线；布置多个填充单元中的选定类型的填充单元以调整形成在标准单元中的至少一个标准单元上的图案的密度；以及基于布置的包括填充单元的标准单元生成布局数据，其中，标准单元库包括定义多个填充单元的数据，其中，多个填充单元包括第一填充单元和第二填充单元，每个填充单元包括后端线(BEOL)图案、中间线(MOL)图案和前端线(FEOL)图案中的至少一个图案，并且其中，第一填充单元的至少一个图案中的一个图案的密度不同于第二填充单元的至少一个图案中的一个图案的密度。
[0008]根据实施例，提供了一种包括布置在多行上的标准单元的集成电路。该集成电路包括：多个功能单元，每个功能单元都被实现为逻辑电路；以及多个填充单元，包括至少一个密度补充填充单元，该至少一个密度补充填充单元包括后端线(BEOL)图案、中间线(MOL)图案和前端线(FEOL)图案中的至少一个图案，其中，该至少一个密度补充填充单元被配置
为满足集成电路中的至少一个图案中的任何一个图案的密度规则。
附图说明
[0009]根据以下结合附图进行的详细描述，将更清楚地理解本公开的实施例，在附图中：
[0010]图1是示意性地示出了根据本公开的实施例的设计集成电路的方法的流程图；
[0011]图2是根据本公开的实施例的用于设计集成电路的计算系统的框图；
[0012]图3A是示出了根据本公开的实施例的包括在集成电路中的填充单元的布局的图；
[0013]图3B是示出了根据本公开的实施例的包括在集成电路中的填充单元的布局的图；
[0014]图4A是沿图3A中的线A1
‑
A1
’
截取的根据本公开的实施例的包括在集成电路中的填充单元的截面图；
[0015]图4B是沿图3B中的线A1
‑
A1
’
截取的根据本公开的实施例的包括在集成电路中的填充单元的截面图；
[0016]图4C是沿图3A中的线A2
‑
A2
’
截取的根据本公开的实施例的包括在集成电路中的填充单元的截面图；
[0017]图4D是沿图3A中的线A2
‑
A2
’
截取的根据本公开的实施例的包括在集成电路中的填充单元的截面图；
[0018]图5是示出了根据本公开的实施例的包括在集成电路中的填充单元的布局的图；
[0019]图6A是示出了根据本公开的实施例的包括在集成电路中的填充单元的布局的图；
[0020]图6B是示出了根据本公开的实施例的包括在集成电路中的填充单元的布局的图；
[0021]图7A是示出了根据本公开的实施例的包括在集成电路中的填充单元的布局的图；
[0022]图7B是示出了根据本公开的实施例的包括在集成电路中的填充单元的布局的图；
[0023]图8是示出了根据本公开的实施例的包括在集成电路中的填充单元的布局的图；
[0024]图9A是示出了根据本公开的实施例的包括在集成电路中的填充单元的布局的图；
[0025]图9B是示出了根据本公开的实施例的包括在集成电路中的填充单元的布局的图；
[0026]图10A是示出了根据本公开的实施例的包括在集成电路中的填充单元的布局的图；
[0027]图10B是示出了根据本公开的实施例的包括在集成电路中的填充单元的布局的图；
[0028]图11A是示出了根据本公开的实施例的包括在集成电路中的填充单元的布局的图；
[0029]图11B是示出了根据本公开的实施例的包括在集成电路中的填充单元的布局的图；
[0030]图12是根据本公开的实施例的制造集成电路的方法的流程图；
[0031]图13A是示出了根据本公开的实施例的制造集成电路的方法中的填充单元的布置的第一图；
[0032]图13B是示出了根据本公开的实施例的制造集成电路的方法中的填充单元的布置的第二图；以及
[0033]图14是根据本公开的实施例的制造集成电路的方法的流程图。
具体实施方式
[0034]本说明书所附附图为了便于说明而并非按比例绘制，并且元件可能被放大或缩小。
[0035]图1是示意性地示出了根据本公开的实施例的设计集成电路的方法的流程图。
[0036]参照图1，标准单元库D10可以包括关于标准单元的信息，例如，功能信息、特性信息、布局信息等。标准单元是包括在集成电路中的布局单位，并且集成电路可以包括多个不同的标准单元。例如，集成电路可以包括功能单元和填充单元。功能单元可以是在其中形成与功能单元相对应的逻辑元件(例如，反相器、触发器、逻辑门等)的标准单元。填充单元可以被布置为与功能单元相邻，以提供用于路由向功能单元提供或从功能单元输出的信号的空间。另外，填充单元可以是用于填充布置功能单元之后的剩余空间的单元。
[0037]在实施例中，标准单元库D10可以包括定义多个填充单元的布局的数据DF。例如，数据DF可以包括定义其中形成相对高密度的中间线(MOL)图案的第一填充单元的结构的数据，并且可以包括定义其中形成相对低密度的M本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括布置在多行上的标准单元，其中，所述标准单元包括：多个功能单元，每个功能单元都被实现为逻辑电路；以及多个填充单元，包括至少一个第一填充单元和至少一个第二填充单元，每个填充单元包括后端线BEOL图案、中间线MOL图案和前端线FEOL图案中的至少一个图案，并且其中，所述至少一个第一填充单元和所述至少一个第二填充单元具有彼此相同的大小，并且所述至少一个第一填充单元的所述至少一个图案中的一个图案的密度不同于所述至少一个第二填充单元的所述至少一个图案中的一个图案的密度。2.根据权利要求1所述的集成电路，其中，所述至少一个第一填充单元和所述至少一个第二填充单元包括相同的BEOL图案，并且包括在所述至少一个第一填充单元中的接触部的密度不同于包括在所述至少一个第二填充单元中的接触部的密度。3.根据权利要求1所述的集成电路，其中，所述至少一个第一填充单元和所述至少一个第二填充单元包括相同的FEOL图案，并且包括在所述至少一个第一填充单元中的BEOL图案的密度不同于包括在所述至少一个第二填充单元中的BEOL图案的密度。4.根据权利要求1所述的集成电路，其中，所述至少一个第一填充单元和所述至少一个第二填充单元包括相同的FEOL图案，并且所述至少一个第二填充单元包括基于密度规则设置的至少参考数量的金属切割。5.根据权利要求4所述的集成电路，其中，所述至少一个第二填充单元是在第一方向上或垂直于所述第一方向的第二方向上彼此以预设间隔布置的多个第二填充单元。6.根据权利要求1所述的集成电路，其中，所述至少一个第一填充单元是布置在两个或更多个连续行上的多个第一填充单元，并且所述至少一个第一填充单元包括金属层中的至少参考数量的金属切割，其中在所述金属层上设置有沿与所述两个或更多个连续行的延伸方向垂直的方向延伸的线。7.根据权利要求1所述的集成电路，其中，所述至少一个第一填充单元包括所述MOL图案，所述至少一个第一填充单元的所述MOL图案包括沿第一方向延伸的第一接触部切割，所述第一接触部切割具有沿所述第一方向的第一长度，所述至少一个第二填充单元包括沿所述第一方向延伸的第二接触部切割，所述第二接触部切割具有第二长度，并且所述第一长度不同于所述第二长度。8.根据权利要求7所述的集成电路，其中，所述至少一个第一填充单元还包括第一有源区，所述第一有源区包括第一源/漏接触部，并且所述第一源/漏接触部均不与所述第一接触部切割重叠，并且所述至少一个第二填充单元还包括第二有源区，所述第二有源区包括第二源/漏接触部，并且所述第二源/漏接触部中的至少一个与所述第二接触部切割重叠。9.根据权利要求1所述的集成电路，其中，所述至少一个第一填充单元包括沿第一方向延伸的第一接触部切割，所述第一接触部切割具有第一长度，至少一个第二填充单元沿垂直于所述第一方向的第二方向延伸并具有第一部分、第二部分和第三部分，并且所述至少一个第二填充单元包括多个第二接触部切割和第三接触部切割，
所述多个第二接触部切割中的每个第二接触部切割沿所述第一方向延伸并且具有所述第一长度，并且所述多个第二接触部切割中的第二接触部切割分别设置在所述...

【专利技术属性】
技术研发人员：柳志秀，林优镇，都桢湖，徐在禹，俞炫圭，郑珉在，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：