一种便于实现时序收敛的FPGA制造技术

本申请公开了一种便于实现时序收敛的FPGA，涉及FPGA领域。该FPGA中全局时钟信号除了经由第一全局时钟树连接到多个目标资源模块的时钟输入口之外，全局时钟信号的移相时钟信号还经由第二时钟树连接各个目标资源模块的时钟输入口，第二时钟树的路径走向与第一全局时钟树相同使得第二时钟树与第一全局时钟树对应位置处的时延差一致且该时延差可以调控。每个目标资源模块可以有多个时钟信号进行选择作为模块时钟信号，因此通过调节局部目标资源模块的模块时钟信号来进行局部调试，从而可以较为方便的达到时序收敛，从而有利于加快设计流程。设计流程。设计流程。

【技术实现步骤摘要】
一种便于实现时序收敛的FPGA


[0001]本专利技术涉及FPGA领域，尤其是一种便于实现时序收敛的FPGA。

技术介绍

[0002]FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)内部包含大量的诸如CLB、BRAM、DSP、IOB之类的资源模块，这些资源模块通常按照行列方式排布形成二维阵列。这些资源模块工作时所需的时钟信号来自于多个预置的全局时钟树，全局时钟树是一种时钟网络结构，其通过预设的总线结构连接至不同资源模块的时钟输入口，使得全局时钟树可以为FPGA内部的多个资源模块提供时钟信号。
[0003]在实现用户设计时，一般使用全局时钟信号为同步信号，也即要求一个全局时钟信号经由全局时钟树连接到各个资源模块，且全局时钟信号的上升沿或下降沿要能够同时到达各个资源模块的时钟输入口。但是全局时钟树的覆盖面积大、走线长，全局时钟信号在全局时钟树中传输时会产生传输延迟，导致全局时钟信号的上升沿或下降沿难以完全同时到达各个资源模块的时钟输入口，尤其是在面积较大的FPGA中，全局时钟树的传输延迟导致的全局时钟信号的不同步更是明显，也即产生时钟偏移(clock skew)。
[0004]在全片中可容许的最大的时钟偏移(clock skew)是FPGA的重要设计参数，在设计FPGA的电路时，为了更好的满足时钟偏移的要求，理论上可以通过诸如采用差分信号传输、增大驱动能力等电路技巧来设计全局时钟树，但是这种做法会导致电路面积增加或者功耗增加的问题，因此为了平衡各方面性能，全片中可容许的最大的时钟偏移一般不能随意减小。这就导致时钟偏移对时钟周期的占比较高带来的影响变得较为明显，尤其是在先进的FPGA器件中，用户设计复杂，时钟频路较高，再加上复杂的大FPGA用户设计，完成布局布线就不易一次就完全满足全部时序，一般都会有少数路径不满足时序要求，为此往往需要针对这些局部问题进行反复调试，导致设计周期较长。

技术实现思路

[0005]本专利技术人针对上述问题及技术需求，提出了一种便于实现时序收敛的FPGA，本专利技术的技术方案如下：
[0006]本申请公开了一种便于实现时序收敛的FPGA，其特征在于，在FPGA中，全局时钟信号经由第一全局时钟树连接到多个目标资源模块的时钟输入口；全局时钟信号的移相时钟信号还经由第二时钟树连接各个目标资源模块的时钟输入口，第二时钟树的路径走向与第一全局时钟树相同，每个目标资源模块获取全局时钟信号或移相时钟信号作为模块时钟信号；
[0007]在完成对FPGA的初始布局布线、所有目标资源模块都获取对应的全局时钟信号作为模块时钟信号而未达到时序收敛时，调整至少一个目标资源模块改为获取移相时钟信号作为模块时钟信号并调整移相时钟信号相对于全局时钟信号的相位差，直至达到时序收敛。
[0008]其进一步的技术方案为，调整至少一个目标资源模块改为获取移相时钟信号作为模块时钟信号以及调整移相时钟信号相对于全局时钟信号的相位差，直至任意两个目标资源模块的模块时钟信号之间的时钟偏移不超过预定偏移阈值，且任意两个目标资源模块之间形成的传输路径的建立时间和保持时间均满足对应的时间约束。
[0009]其进一步的技术方案为，调整至少一个目标资源模块的模块时钟信号的方法包括：
[0010]在完成对FPGA的初始布局布线后进行时序分析并确定任意两个目标资源模块之间的不满足建立时间约束或不满足保持时间约束的待优化路径；
[0011]依次遍历处理各条待优化路径，且对于遍历处理到的每条待优化路径，调整待优化路径的输入端的目标资源模块改为获取移相时钟信号作为模块时钟信号，或者，调整待优化路径的输出端的目标资源模块改为获取移相时钟信号作为模块时钟信号，并调节移相时钟信号相对于全局时钟信号的相位差，使得已经遍历处理过的所有待优化路径均满足建立时间约束以及满足保持时间约束。
[0012]其进一步的技术方案为，在调整一个目标资源模块的模块时钟信号时，保证目标资源模块的输入端的传输路径满足建立时间和保持时间对应的时间约束，且保证目标资源模块的输出端的传输路径满足建立时间和保持时间对应的时间约束。
[0013]其进一步的技术方案为，在依次遍历处理各条待优化路径时，按照先处理不满足保持时间约束的待优化路径，再处理不满足建立时间约束的待优化路径的顺序依次遍历处理各条待优化路径。
[0014]其进一步的技术方案为，当存在多条不满足保持时间约束的待优化路径时，按照保持时间的时序余量从小到大的顺序依次遍历处理各条待优化路径；当存在多条不满足建立时间约束的待优化路径时，按照建立时间的时序余量从小到大的顺序依次遍历处理各条待优化路径。
[0015]其进一步的技术方案为，第一全局时钟树的预定位置处引出并通过移相器产生移相时钟信号连接第二时钟树的输入端，通过移相器调节移相时钟信号与全局时钟信号之间的相位差。
[0016]其进一步的技术方案为，第一全局时钟树包括时钟主干线，从时钟主干线开始依次相连形成若干层级的多条时钟分支线，以及连接在最后一个层级的时钟分支线和对应的目标资源模块之间的时钟末端线；
[0017]第一全局时钟树的预定位置位于时钟主干线上、或者位于时钟分支线上、或者位于时钟末端线上。
[0018]其进一步的技术方案为，用户信号通过锁相环产生全局时钟信号连接第一全局时钟树的输入端，以及产生移相时钟信号连接第二时钟树的输入端，通过锁相环的移相调节功能调节移相时钟信号与全局时钟信号之间的相位差。
[0019]其进一步的技术方案为，全局时钟信号的多个不同的移相时钟信号分别经由多个不同的第二时钟树连接到各个目标资源模块的时钟输入口，存在至少一个目标资源模块同时连接第一全局时钟树和多个第二时钟树，目标资源模块获取全局时钟信号或其中一个移相时钟信号作为模块时钟信号；多个移相时钟信号相对于全局时钟信号的相位差不同。
[0020]本专利技术的有益技术效果是：
[0021]本申请公开了一种便于实现时序收敛的FPGA，该FPGA中增加了与第一全局时钟树的路径走向相同的第二时钟树作为硬件支持，使得每个目标资源模块可以有多个时钟信号进行选择作为模块时钟信号，而第二时钟树与第一全局时钟树对应位置处的时延差一致且便于调节，因此通过调节局部目标资源模块的模块时钟信号来进行局部调试，从而可以较为方便的达到时序收敛，从而有利于加快设计流程。
附图说明
[0022]图1是本申请的FPGA中包含的多个第一全局时钟树的架构示意图。
[0023]图2是本申请一个实施例中，针对一个第一全局时钟树增设的第二时钟树的一种时钟树结构示意图。
[0024]图3是本申请另一个实施例中，针对一个第一全局时钟树增设的第二时钟树的另一种时钟树结构示意图。
[0025]图4是本申请另一个实施例中，针对一个第一全局时钟树增设的第二时钟树的另一种时钟树结构示意图。
[0026]图5是本申请另一个实施例中，针对一个第一全局时钟树增设的第二时钟树本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种便于实现时序收敛的FPGA，其特征在于，在所述FPGA中，全局时钟信号经由第一全局时钟树连接到多个目标资源模块的时钟输入口；所述全局时钟信号的移相时钟信号还经由第二时钟树连接各个目标资源模块的时钟输入口，所述第二时钟树的路径走向与所述第一全局时钟树相同，每个所述目标资源模块获取全局时钟信号或移相时钟信号作为模块时钟信号；在完成对所述FPGA的初始布局布线、所有目标资源模块都获取对应的全局时钟信号作为模块时钟信号而未达到时序收敛时，调整至少一个目标资源模块改为获取移相时钟信号作为模块时钟信号并调整所述移相时钟信号相对于所述全局时钟信号的相位差，直至达到时序收敛。2.根据权利要求1所述的FPGA，其特征在于，调整至少一个目标资源模块改为获取移相时钟信号作为模块时钟信号以及调整所述移相时钟信号相对于所述全局时钟信号的相位差，直至任意两个目标资源模块的模块时钟信号之间的时钟偏移不超过预定偏移阈值，且任意两个目标资源模块之间形成的传输路径的建立时间和保持时间均满足对应的时间约束。3.根据权利要求2所述的FPGA，其特征在于，调整至少一个目标资源模块的模块时钟信号的方法包括：在完成对所述FPGA的初始布局布线后进行时序分析并确定任意两个目标资源模块之间的不满足建立时间约束或不满足保持时间约束的待优化路径；依次遍历处理各条待优化路径，且对于遍历处理到的每条待优化路径，调整所述待优化路径的输入端的目标资源模块改为获取移相时钟信号作为模块时钟信号，或者，调整所述待优化路径的输出端的目标资源模块改为获取移相时钟信号作为模块时钟信号，并调节所述移相时钟信号相对于所述全局时钟信号的相位差，使得已经遍历处理过的所有待优化路径均满足建立时间约束以及满足保持时间约束。4.根据权利要求3所述的FPGA，其特征在于，在调整一个目标资源模块的模块时钟信号时，保证所述目标资源模块的输入端的传输路径满足建立时间和保持时间对应的时间约束，且保证所述目...

【专利技术属性】
技术研发人员：单悦尔，徐彦峰，陈波寅，匡晨光，
申请(专利权)人：无锡中微亿芯有限公司，
类型：发明
国别省市：