硬件防护结构及芯片制造技术

本实用新型专利技术公开了一种硬件防护结构及芯片。所述硬件防护结构包括：多条输入信号延时路径，所述输入信号延时路径能够对输入信号延时以产生延时信号，其中，至少两条输入信号延时路径的延时不同；路径选择模块，所述路径选择模块用于根据激励信号选中至少两条输入信号延时路径；响应输出模块，所述响应输出模块用于根据选中的输入信号延时路径上的延时信号生成响应信号；其中，至少一条输入信号延时路径中包括防护延时路径，所述防护延时路径覆盖所述硬件中的待保护结构。本实用新型专利技术实施例能够提高硬件防护结构的破解难度，安全性高。安全性高。安全性高。

【技术实现步骤摘要】
硬件防护结构及芯片


[0001]本技术实施例涉及硬件防护技术，尤其涉及一种硬件防护结构及芯片。

技术介绍

[0002]随着信息技术的发展，信息安全问题也越来越受到重视，相应的安全芯片的应用也越来越广泛，从传统的银行和电信行业，到移动支付、电子护照、电子身份证、防伪设备、智能电网以及知识产权保护等，都必须采用安全芯片来保证数据的安全。
[0003]为了提高芯片的安全性，现有技术中提出的解决方案是使用物理不可克隆函数(Physically Unclonable Function，PUF)提供密钥，PUF检测的是集成电路生产过程中构成电路器件的材料物理特性的随机变化，即使是芯片制造厂商也不可能采用相同的电路复制出完全相同的密钥，攻击者更无法通过版图分析反推出密钥。现有的PUF技术虽能在一定程度上提高芯片的安全性，但无法阻止探测攻击，攻击者可以采用破坏+探测攻击，首先除去顶层布局，然后再用微探针探测内部敏感信号，从而获取芯片内部存储的数据，也即现有的PUF技术安全性仍有待提高。

技术实现思路

[0004]本技术提供一种硬件防护结构及芯片，以提高硬件防护结构的破解难度，提高安全性。
[0005]第一方面，本技术实施例提供了一种硬件防护结构，所述硬件防护结构包括：多条输入信号延时路径，所述输入信号延时路径能够对输入信号延时以产生延时信号，其中，至少两条输入信号延时路径的延时不同；路径选择模块，所述路径选择模块用于根据激励信号选中至少两条输入信号延时路径；响应输出模块，所述响应输出模块用于根据选中的输入信号延时路径上的延时信号生成响应信号；其中，至少一条输入信号延时路径中包括防护延时路径，所述防护延时路径覆盖所述所述硬件中的待保护结构。
[0006]可选地，所述路径选择模块包括N个开关单元，每个所述开关单元包括第一两路选择器和第二两路选择器；所述响应输出模块包括D触发器；第1个所述开关单元的第一两路选择器及第二多路选择器的两个输入端电连接后作为输入信号输入端；第m个所述开关单元的第一两路选择器的输出端与第m+1个所述开关单元的第一两路选择器的一个输入端及第二两路选择器的一个输入端电连接；第m个所述开关单元的第二两路选择器的输出端与第m+1个所述开关单元的第一两路选择器的另一个输入端及第二两路选择器的另一个输入端电连接；第N个所述开关单元的第一两路选择器的输出端及第二两路选择器的输出端分别作为第一延时信号输出端及第二延时信号输出端，并分别与所述D触发器的两个输入端对应电连接；其中，N为大于等于2的整数，1≤m≤N
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1；所述输入信号延时路径为所述输入信号输入端至第一延时信号输出端或第二延时信号输出端之间的传输路径。
[0007]可选地，所述硬件防护结构包括第一防护延时路径和第二防护延时路径；所述第一防护延时路径连接于第k个所述开关单元的第一两路选择器的输出端；所述第二防护延
时路径连接于第k个所述开关单元的第二两路选择器的输出端；其中，1≤k≤N。
[0008]可选地，所述第一防护延时路径为顶层金属布线；所述第二防护延时路径为次顶层金属布线。
[0009]可选地，沿所述硬件防护结构的厚度方向，所述第一防护延时路径与所述第二防护延时路径的正投影完全重叠。
[0010]可选地，所述第一防护延时路径及所述第二防护延时路径均为U型布线。
[0011]可选地，所述输入信号延时路径包括：环形振荡器，所述环形振荡器包括奇数个依次连接的反相器，所述环形振荡器的输入端用于输入所述输入信号；所述路径选择模块包括第一多路选择器和第二多路选择器，所述第一多路选择器的多个输入端与所述多个环形振荡器的输出端一一对应电连接，所述第二多路选择器的多个输入端与所述多个环形振荡器的多个输出端一一对应电连接；所述响应输出模块包括第一计数器、第二计数器和比较器，所述第一计数器的输入端与所述第一多路选择器的输出端电连接，所述第一计数器的输出端与所述比较器的一个输入端电连接；所述第二计数器的输入端与所述第二多路选择器的输出端电连接，所述第二计数器的输出端与所述比较器的另一个输入端电连接，所述比较器的输出端用于输出所述响应信号。
[0012]可选地，所述防护延时路径包括串联的电容和金属布线，所述防护延时路径连接于相邻的两个反相器之间。
[0013]可选地，每个所述输入信号延时路径均包括一个所述防护延时路径。
[0014]第二方面，本技术实施例还提供了一种芯片，包括第一方面所述的硬件防护结构；所述芯片还包括待保护结构，所述防护延时路径覆盖所述待保护结构。
[0015]本技术实施例的技术方案，采用的硬件防护结构包括多条输入信号延时路径，输入信号延时路径能够对输入信号延时以产生延时信号，其中，至少两条输入信号延时路径的延时不同；路径选择模块，路径选择模块用于根据激励信号选中至少两条输入信号延时路径；响应输出模块，响应输出模块用于根据选中的输入信号延时路径上的延时信号生成响应信号；其中，至少一条输入信号延时路径中包括防护延时路径，防护延时路径覆盖路径选择模块及响应输出模块。当用探针探测路径选择模块或响应输出模块上的敏感信号时，探针不可避免的会经过防护延时路径所在的区域，并对防护延时路径产生影响，如会破坏防护延时路径，使得防护延时路径的延时发生变化，进而使得当激励信号选中存在防护延时路径的输入信号延时路径时，由于延时发生变化，使得最终输出的响应信号发生变化，进而使得芯片可识别出存在攻击行为而做出相应的保护动作。也即提高了硬件防护结构的破解难度，提高了安全性。
附图说明
[0016]图1为本技术实施例一提供的一种硬件防护结构的结构示意图；
[0017]图2为本技术实施例二提供的一种硬件防护结构的结构示意图；
[0018]图3为本技术实施例三提供的一种硬件防护结构的结构示意图；
[0019]图4为本技术实施例四提供的一种芯片的结构示意图。
具体实施方式
[0020]下面结合附图和实施例对本技术作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本技术，而非对本技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本技术相关的部分而非全部结构。
[0021]实施例一
[0022]图1为本技术实施例一提供的一种硬件防护结构的结构示意图，参考图1，硬件防护结构包括：多条输入信号延时路径101，输入信号延时路径101 能够对输入信号延时以产生延时信号，其中，至少两条输入信号延时路径101 的延时不同；路径选择模块102，路径选择模块102用于根据激励信号选中至少两条输入信号延时路径101；响应输出模块103，用于根据选中的输入信号延时路径101上的延时信号生成响应信号；其中，至少一条输入信号延时路径中包括防护延时路径104，防护延时路径104覆盖硬件中的待保护结构。
[0023]具体地，本实施例的硬件防护结构可为基于延时的PUF结构，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种硬件防护结构，其特征在于，所述硬件防护结构包括：多条输入信号延时路径，所述输入信号延时路径能够对输入信号延时以产生延时信号，其中，至少两条输入信号延时路径的延时不同；路径选择模块，所述路径选择模块用于根据激励信号选中至少两条输入信号延时路径；响应输出模块，所述响应输出模块用于根据选中的输入信号延时路径上的延时信号生成响应信号；其中，至少一条输入信号延时路径中包括防护延时路径，所述防护延时路径覆盖所述硬件中的待保护结构。2.根据权利要求1所述的硬件防护结构，其特征在于，所述路径选择模块包括N个开关单元，每个所述开关单元包括第一两路选择器和第二两路选择器；所述响应输出模块包括D触发器；第1个所述开关单元的第一两路选择器及第二两路选择器的两个输入端电连接后作为输入信号输入端；第m个所述开关单元的第一两路选择器的输出端与第m+1个所述开关单元的第一两路选择器的一个输入端及第二两路选择器的一个输入端电连接；第m个所述开关单元的第二两路选择器的输出端与第m+1个所述开关单元的第一两路选择器的另一个输入端及第二两路选择器的另一个输入端电连接；第N个所述开关单元的第一两路选择器的输出端及第二两路选择器的输出端分别作为第一延时信号输出端及第二延时信号输出端，并分别与所述D触发器的两个输入端对应电连接；其中，N为大于等于2的整数，1≤m≤N
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1；所述输入信号延时路径为所述输入信号输入端至第一延时信号输出端或第二延时信号输出端之间的传输路径。3.根据权利要求2所述的硬件防护结构，其特征在于，所述硬件防护结构包括第一防护延时路径和第二防护延时路径；所述第一防护延时路径连接于第k个所述开关单元的第一两路选择器的输出端；所述第二防护延时路径连接于第k个所述开关单元的第二两路选择器的输...

【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：杭州旗捷科技有限公司，
类型：新型
国别省市：