用于可变长度指令集机器的预先暂存指令寄存器制造技术

本文公开了与具有预先暂存指令的改进处理架构相关的方法和系统。所公开的处理器包括指令存储器，至少一个功能处理单元，总线，一组指令寄存器以及逻辑电路，一组指令寄存器配置为使用总线加载来自指令存储器的一组预先暂存指令，逻辑电路配置为响应于从指令存储器接收指令，将该组预先暂存指令从该组指令寄存器提供到至少一个功能处理单元。提供到至少一个功能处理单元。提供到至少一个功能处理单元。

【技术实现步骤摘要】
用于可变长度指令集机器的预先暂存指令寄存器


[0001]本专利技术涉及计算机处理架构和指令集领域，尤其涉及用于可变长度指令集机器的预先暂存指令寄存器。

技术介绍

[0002]处理架构包括必须提供指令和数据的功能单元，以执行其功能。指令标识了操作以及将执行操作的数据。操作由处理架构的操作代码识别。操作代码是代表要执行的具体操作的位串(例如，操作代码“001”告诉功能处理单元进行加法，而“002”告诉功能单元进行减法)。在选择和设计功能处理单元或处理架构单元的各种操作代码时，有许多相关的权衡。通过系统传输指令需要能量和时间。此外，更大的指令大小需要更大的总线、寄存器和逻辑电路，这增加了架构的成本。通常，包括更多更专门化指令可以带来显著的好处，因为假设选择了正确的专门化指令，每个指令可以做得更多，且需要通过系统传输的指令更少。然而，更专门化指令需要创建更大的指令库，以及更多或更复杂的功能处理单元来处理指令，这增加了架构的成本。

技术实现思路

[0003]公开了与计算机处理架构和指令集领域相关的方法和系统。本文公开的方法和系统包括处理架构，该处理架构可以动态创建大的复合指令，可以使用单个指令移动所需的电量来执行该复合指令。本文公开的方法和系统包括处理架构，其可以用最小尺寸的指令总线实现可变长度指令集机器(variable length instruction set machine)的功能。在具体实施例中，提供了处理器，其包括一组指令寄存器，该指令寄存器加载来自指令存储器的一组预先暂存指令(pre
‑
staged instructions)，并响应于接收到的从指令存储器传递的另一指令，随后将预先暂存指令提供到至少一个功能处理单元。
[0004]本专利技术的具体实施例提供了显著的好处。根据本专利技术具体实施例的处理器可以创建许多不同的复合指令，这些复合指令可以重复执行，同时仅使用与移动单个较小组件指令相关的电力和总线大小。因此，架构保持了执行各种复合指令的可配置性，同时不会使指令大小变得太大，也不会需要过多的指令通过系统相对长距离的传输到功能处理单元。
[0005]通常，虽然前段所述的好处代表了处理架构的改进，但有一些应用，它们尤其相关。例如，在设计用于操作大数据组的处理器中，当处理器通过数据组工作时，一系列操作将被处理器多次执行，一系列操作可以预先暂存(pre
‑
staged)在寄存器中，然后重复应用于数据的不同部分，以响应仅从指令存储器传输的单个指令。作为另一个示例，当处理器打算并行地执行多个操作时，可将并行的操作组预先暂存在寄存器中，然后应用于数据的不同部分，以响应仅从存储器传输的单个指令。在涉及大数据和并行计算的组合的进一步示例中，大量并行指令的序列将需要重复应用于数据的不同部分，并且同样的方法可用于复合减少需要通过系统从指令存储器传输的指令的数量。
[0006]在本专利技术的具体实施例中，提供了一种处理器。处理器包括指令存储器、至少一个
功能处理单元、总线、一组指令寄存器和逻辑电路。该组指令寄存器配置为使用总线加载来自指令存储器的一组预先暂存指令。逻辑电路配置为响应于从指令存储器接收指令，将该组预先暂存指令从该组指令寄存器提供到至少一个功能处理单元。
[0007]在本专利技术的具体实施例中，提供了一种方法，其中每个步骤都由处理器执行。该方法包括：将指令存储在指令存储器中，使用总线将一组预先暂存指令从指令存储器加载到一组指令寄存器，在逻辑电路处接收指令，以及响应于接收的指令并使用逻辑电路，将预先暂存指令从该组指令寄存器提供到至少一个功能处理单元。
[0008]在本专利技术的具体实施例中，提供了一种处理器。处理器包括指令存储器、至少一个功能处理单元、总线、一组指令寄存器和逻辑电路。处理器还包括用于使用总线将来自指令存储器的一组预先暂存指令加载到该组指令寄存器的装置。处理器还包括用于响应从指令存储器接收指令，将该组预先暂存指令从该组指令寄存器提供到至少一个功能处理单元的装置。
附图说明
[0009]图1示出了根据本文公开的本专利技术具体实施例的处理器的框图。
[0010]图2示出了根据本文公开的本专利技术具体实施例的处理器的执行区域的框图。
[0011]图3示出了根据本文公开的本专利技术具体实施例的一组方法的流程图。
[0012]图4示出了框图和流程图，以说明根据本文公开的本专利技术具体实施例的逻辑电路的一部分操作。
[0013]图5示出了根据本文公开的本专利技术具体实施例的逻辑电路和至少两个功能处理单元的一部分框图。
[0014]图6示出了根据本文公开的本专利技术的具体实施例的逻辑电路的一部分的框图，逻辑电路设计成用加载触发指令操作。
具体实施方式
[0015]在此详细公开了与根据上述
技术实现思路
的计算机处理器架构领域相关的方法和系统。该部分中公开的方法和系统是本专利技术的非限制性实施例，仅用于解释目的，并且不应用于限制本专利技术的完整范围。应当理解的是，所公开的实施例可以彼此互搭，也可以彼此不互搭。因此，一个实施例或其具体实施例的部分可以落入或可以不落入另一个实施例或其具体实施例的范围内，反之亦然。来自不同方面的不同实施例可以结合或单独实施。在本专利技术的大框架内示出的有代表性的实施例的许多不同组合以及次级组合，对于本领域技术人员来说可能是明显的，而没有明确示出或描述的，不应被解释为排除。
[0016]处理器架构涉及处理器执行计算所需的各种硬件元件的设计。处理器可以包括至少一个存储器和至少一个功能处理单元，功能处理单元用于执行处理器计算。可以通过功能处理单元执行指令来执行计算。存储器可以包括单个硬件元件或单独的硬件元件。存储器可以既存储将执行计算的数据(“操作数数据”)又存储指令本身(“指令数据”或“指令”)。处理器可以至少部分地由处理器的指令集定义，因为处理器的硬件元件设计成用指令集操作。例如，处理器的指令总线可设计为容纳具有指令集的指令大小的数据元素，且处理器的功能处理单元可设计为在寄存器加载来自指令集的给定操作代码时，采取具体行动。
[0017]本文公开的处理器可以采用各种形式。处理器可以是多核处理器或独立运行的处理器中的处理核心。处理器可以作为单芯片系统实现，包括晶圆级单芯片系统、多芯片单封装系统，或在多芯片多封装系统中，其中芯片通常连接到公共衬底，例如印刷电路板(PCB)、插接器或硅网。处理器可以是处理器网络的一部分。网络可以是片上网络(NoC)。根据本专利技术的处理器还可以是网络的一部分，该网络包括多个衬底上的芯片，这些衬底通过高级公共衬底连接在一起，例如在多个PCB的情况下，每个PCB都有一组芯片，多个PCB固定在公共底板上。根据本专利技术的处理器也可以在基于芯片组(chiplet)的系统中实现。例如，在本专利技术的具体实施例中，一个或多个处理器可以由一个或多个网络芯片组封装或实现，例如通过插接器连接。
[0018]本文公开的处理器可以包括各种元件。处理器可以包括至少一个功能处理单元、存储器和至少一条总线。本文公开的处本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种处理器，包括：指令存储器；至少一个功能处理单元；总线；一组指令寄存器，配置为使用所述总线加载来自所述指令存储器的一组预先暂存指令；和逻辑电路，配置为响应于从所述指令存储器接收指令，将所述一组预先暂存指令从所述一组指令寄存器提供到所述至少一个功能处理单元。2.根据权利要求1所述的处理器，还包括：核心控制器；其中，所述处理器为处理核心；并且其中，所述核心控制器配置为使用所述总线，将所述一组预先暂存指令从所述指令存储器加载到所述一组指令寄存器。3.根据权利要求1所述的处理器，其中：所述处理器具有指令集；所述总线的宽度至少与所述指令集的指令大小相同；所述一组预先暂存指令中的每个所述预先暂存指令具有的大小与所述指令大小相等；并且所述指令具有等于所述指令大小的大小。4.根据权利要求1所述的处理器，其中：所述逻辑电路包括指令解码逻辑电路；并且所述至少一个功能处理单元和所述指令解码逻辑电路执行来自所述指令存储器的指令。5.根据权利要求1所述的处理器，其中，所述逻辑电路包括：移位寄存器；和多路复用器，所述多路复用器与所述移位寄存器控制耦合；其中，所述逻辑电路配置为将来自所述指令的序列信息加载到所述移位寄存器；并且其中，所述逻辑电路配置为，使用所述序列信息和所述移位寄存器，通过所述多路复用器将所述一组预先暂存指令从所述一组指令寄存器提供到所述至少一个功能处理单元。6.根据权利要求5所述的处理器，其中：所述移位寄存器配置为在一组指定的依赖关系得到满足时进行移位。7.根据权利要求1所述的处理器，其中：所述指令包括选择信息和序列信息；所述逻辑电路配置为使用所述选择信息来选择所述一组预先暂存指令的子集；并且所述逻辑电路配置为根据所述序列信息，将所述一组预先暂存指令的所述子集提供到所述至少一个功能处理单元。8.根据权利要求1所述的处理器，其中：所述指令包括序列信息；并且所述逻辑电路配置为使用来自所述指令的所述序列信息，将所述一组预先暂存指令从
所述一组指令寄存器提供到所述至少一个功能处理单元。9.根据权利要求1所述的处理器，还包括：一组暂存，所述至少一个功能处理单元可访问所述一组暂存；其中，所述指令包括配置信息；其中，所述逻辑电路配置为将所述一组预先暂存指令连同所述配置信息一起，从所述一组指令寄存器提供到所述至少一个功能处理单元；并且其中，所述配置信息在所述一组寄存器中设置地址，以供所述一组预先暂存指令使用。10.根据权利要求1所述的处理器，其中：所述至少一个功能处理单元包括至少两个功能处理单元；并且所述逻辑电路将至少两个预先暂存指令从所述一组预先暂存指令并行提供到所述至少两个功能处理单元。11.根据权利要求1所述的处理器，其中，所述逻辑电路包括：至少两个多路复用器，所述至少两个多路复用器由至少两个移位寄存器一一对应控制；其中，所述逻辑电路配置为将来自所述指令的序列信息加载到所述至少两个移位寄存器；其中，所述至少一个功能处理单元包括至少两个功能处理单元；并且其中，所述逻辑电路配置为，使用所述序列信息和所述至少两个移位寄存器，将所...

【专利技术属性】
技术研发人员：M，
申请(专利权)人：滕斯托伦特股份有限公司，
类型：发明
国别省市：