本发明专利技术公开了一种基于FPGA实现的EARC控制方法、系统，通过分别获取音频发送端、接收端的FPGA芯片的IP核，并基于所述IP核分别生成MCU软核，MCU软核负责EARC芯片的配置与控制动作；基于音频发送端的FPGA芯片进行音频数据编码封包，并发送至以太网PHY芯片，以基于以太网PHY芯片进行音频数据的远距离传输；音频接收端的PHY芯片接收到网络传来的信号，送给接收端的FPGA逻辑部分进行解包与解码动作，控制数据与音频数据进行还原，并基于时钟芯片控制音频数据的输出速率。相比于现有技术，在FPGA内部划分资源作为MCU软核，对EARC芯片进行控制与配置，基于FPGA来实现音频数据和控制数据的高速编解码，实现低成本，高稳定性的传输与处理。理。理。
【技术实现步骤摘要】
一种基于FPGA实现的EARC控制方法、装置
[0001]本专利技术涉及音频处理
，具体而言，涉及一种基于FPGA实现的EARC控制方法、系统。
技术介绍
[0002]随着现在电子产品技术的发展，人们对品质生活的要求越来越高，eARC是近期兴起的一种音频回传技术。eARC 建立在 ARC 之上。ARC 使电视能够通过单根 HDMI 电缆将音频发送到条形音箱或 AVR，从而大大简化了电视和家庭影院的设置。在最初的 HDMI 标准中，您的电视只能通过 HDMI 接收音频和视频，而不能将音频发回。要发送音频，您需要一根 TOSLink 或同轴电缆。eARC 与 ARC 有何不同：由于其 37Mb/秒的带宽，eARC 最多可传输 32 通道音频，包括 8 个 192 kHz 通道、24 位未压缩音频。它还支持DTS
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HD Master Audio、DTS:X、Dolby TrueHD和Dolby Atmos格式。相比之下，ARC 最多仅支持六通道压缩音频，最大带宽为 1Mb/秒。
[0003]由于音频传输的带宽比较大，目前大多方案以成熟的SOC芯片来完成，同时附带了高清视频的信号传输，所以成本上需要高出几倍或者是十几倍的价格。另个一种是采用强大的ARM芯片走IP传输的方案来完成，但是这种方案主要的缺点是，程序复杂，音频传输延时大等缺点。
[0004]上述讲到目前已有的这两种EARC传输方案，SOC方案，由于SOC主要的目的方向产并不只是传输音频，它的主要目的是传输视频，Usb等高速的信号，所以造成成本比较高，同时，由于是针对视频而开发的芯片，在音频的控制上，需要额外增加一款MCU对EARC芯片进行控制。第二种，是基于ARM芯片，linux系统的方案，这种方案整体比较复杂，由于跑的是LINUX系统，所以方案上需要配置DDR，对整个软件系统也会比较复杂，TX与RX这通讯是基于标准的IP网络来传输，所以对整个系统的延时会比较大，同时开发难度也是比较高的。特别是在ARC模式下，由于实时性不好，将会导致大量的兼容性问题产生。
技术实现思路
[0005]有鉴于此，本专利技术实施例的目的在于提供在FPGA内部划一部分资源作为MCU的功能，对EARC芯片进行控制与配置，并基于用FPGA来实现音频数据和控制数据的高速编解码，然后通过以太网PHY芯片进行数据的高速传输，从而针对一种只传音频的，不传视频的应用场景实现低成本，高稳定性，低开发难度的传输解决方案。
[0006]本专利技术的第一方面提供了一种基于FPGA实现的EARC控制方法，所述方法包括：S1，分别获取音频发送端、接收端的FPGA芯片的IP核，并基于所述IP核分别生成MCU软核，基于所述MCU软核负责音频发送端、接收端的EARC芯片的配置与控制动作；S2，基于音频发送端的FPGA芯片进行音频数据编码封包，并发送至以太网PHY芯片，以基于以太网PHY芯片进行音频数据的远距离传输；S3，音频接收端的PHY芯片接收到网络传来的信号，发送给接收端的FPGA逻辑部分
进行解包与解码动作，对控制数据与音频数据进行还原，并基于时钟芯片控制音频数据的输出速率。
[0007]进一步，所述音频发送端包括以太网PHY芯片，EARC芯片，低成本的FPGA芯片；所述音频接收端包括以太网PHY芯片，EARC芯片，低成本的FPGA芯片和时钟芯片；所述基于时钟芯片控制音频数据的输出速率，包括：根据音频接收端的FPGA逻辑部分计算出接收到的音频速率，从而控制时钟芯片的时钟大小，从而控制音频数据的输出速率，达到数据同步的效果。
[0008]进一步，所述方法还包括S4，升级步骤，所述升级步骤包括：S41，接收用户升级请求，所述升级请求包括FPGA的逻辑程序升级和/或MCU软核程序升级；S42，根据所述用户升级请求，按照预定周期执行FPGA的逻辑程序升级和/或MCU软核程序升级的在线升级。
[0009]进一步，所述S2中，基于以太网PHY芯片进行音频数据的远距离传输，包括：将所述音频数据以及控制动作对应的控制数据传输至音频接收端；其中，所述控制数据包括串口通信数据、红外控制数据、和/或CEC控制数据。
[0010]此外，本专利技术第二方面提供一种基于FPGA实现的EARC控制系统，所述系统包括音频发送端、音频接收端；其中，所述音频发送端包括以太网PHY芯片，EARC芯片，低成本的FPGA芯片；所述音频接收端包括以太网PHY芯片，EARC芯片，低成本的FPGA芯片和时钟芯片；音频发送端，用于获取其FPGA芯片的IP核，基于所述IP核分别生成MCU软核，基于所述MCU软核负责音频发送端的EARC芯片的配置与控制动作；基于音频发送端的FPGA芯片进行音频数据编码封包，并发送至以太网PHY芯片，以基于以太网PHY芯片进行音频数据的远距离传输；音频接收端，用于获取其FPGA芯片的IP核，基于所述IP核分别生成MCU软核，基于所述MCU软核负责音频接收端的EARC芯片的配置与控制动作；音频接收端的PHY芯片接收到网络传来的信号，发送给接收端的FPGA逻辑部分进行解包与解码动作，控制数据与音频数据进行还原，并基于时钟芯片控制音频数据的输出速率。
[0011]进一步，所述音频发送端以及音频接收端还分别包括更新子模块；所述更新子模块，用于接收用户升级请求，所述升级请求包括FPGA的逻辑程序升级和/或MCU软核程序升级；根据所述用户升级请求，按照预定周期执行FPGA的逻辑程序升级和/或MCU软核程序升级的在线升级。
[0012]进一步，所述音频发送端以及音频接收端支持8声道的EARC音频192K、32bit数据的双向传输；包括HDMI接口的DDC通道、CEC通道；所述系统还包括音频发送端以及音频接收端的MCU通讯通道。
[0013]进一步，所述音频发送端，基于以太网PHY芯片进行音频数据的远距离传输，包括：将所述音频数据以及控制动作对应的控制数据传输至音频接收端；其中，所述控制数据包括串口通信数据、红外控制数据、和/或CEC控制数据。
[0014]此外，本专利技术第三方面还提出一种电子装置，所述电子装置包括：一个或多个处理器，存储器，所述存储器用于存储一个或多个计算机程序；所述计算机程序被配置成由所述一个或多个处理器执行，所述程序包括用于执行如上所述的基于FPGA实现的EARC控制方法
的步骤。
[0015]此外，本专利技术第四方面还提出一种计算机可读存储介质，其特征在于，所述存储介质中存储有至少一条指令，所述至少一条指令由处理器加载并执行以实现如上所述的基于FPGA实现的EARC控制方法的步骤。
[0016]本专利技术的方案中，通过分别获取音频发送端、接收端的FPGA芯片的IP核，并基于所述IP核分别生成MCU软核，基于所述MCU软核负责音频发送端、接收端的EARC芯片的配置与控制动作；基于音频发送端的FPGA芯片进行音频数据编码封包，并发送至以太网PHY芯片，以基于以太网PHY芯片进行音频数据的远距离传输；音频接收端的PHY芯片接收到网络本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种基于FPGA实现的EARC控制方法，其特征在于，所述方法包括：S1，分别获取音频发送端、接收端的FPGA芯片的IP核，并基于所述IP核分别生成MCU软核，基于所述MCU软核负责音频发送端、接收端的EARC芯片的配置与控制动作；S2，基于音频发送端的FPGA芯片进行音频数据编码封包，并发送至以太网PHY芯片，以基于以太网PHY芯片进行音频数据的远距离传输；S3，音频接收端的PHY芯片接收到网络传来的信号，发送给接收端的FPGA逻辑部分进行解包与解码动作，对控制数据与音频数据进行还原，并基于时钟芯片控制音频数据的输出速率。2.根据权利要求1所述的基于FPGA实现的EARC控制方法，其特征在于，所述音频发送端包括以太网PHY芯片，EARC芯片，低成本的FPGA芯片；所述音频接收端包括以太网PHY芯片，EARC芯片，低成本的FPGA芯片和时钟芯片；所述基于时钟芯片控制音频数据的输出速率，包括：根据音频接收端的FPGA逻辑部分计算出接收到的音频速率，从而控制时钟芯片的时钟大小，从而控制音频数据的输出速率，达到数据同步的效果。3.根据权利要求2所述的基于FPGA实现的EARC控制方法，其特征在于，所述方法还包括S4，升级步骤，所述升级步骤包括：S41，接收用户升级请求，所述升级请求包括FPGA的逻辑程序升级和/或MCU软核程序升级；S42，根据所述用户升级请求，按照预定周期执行FPGA的逻辑程序升级和/或MCU软核程序升级的在线升级。4.根据权利要求3所述的基于FPGA实现的EARC控制方法，其特征在于，所述S2中，基于以太网PHY芯片进行音频数据的远距离传输，包括：将所述音频数据以及控制动作对应的控制数据传输至音频接收端；其中，所述控制数据包括串口通信数据、红外控制数据、和/或CEC控制数据。5.一种基于FPGA实现的EARC控制系统，其特征在于，所述系统包括音频发送端、音频接收端；其中，所述音频发送端包括以太网PHY芯片，EARC芯片，低成本的FPGA芯片；所述音频接收端包括以太网PHY芯片，EARC芯片，低成本的FPGA芯片和时钟芯片；音频发送端，用于获取其FPGA芯片的IP核，基于所述IP...
【专利技术属性】
技术研发人员：龚信礼，李晓良，李必光，陈清华，
申请(专利权)人：深圳市拔超科技股份有限公司，
类型：发明
国别省市：
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