移位寄存器单元、栅极驱动电路及其驱动方法、显示装置制造方法及图纸

本发明专利技术提供一种移位寄存器单元、栅极驱动电路及其驱动方法、显示装置，涉及显示技术领域，为解决由于栅极驱动电路中部分移位寄存器单元异常导致的显示装置输出异常的问题。所述移位寄存器单元中，第一输出子电路用于在上拉节点的控制下，控制第一时钟信号输入端与第一输出端之间是否连通；第二输出子电路用于在上拉节点的控制下，控制第二时钟信号输入端与栅极驱动信号输出端之间是否连通；第三输出子电路用于在上拉节点的控制下，控制第二时钟信号输入端与第二输出端之间是否连通。输入端与第二输出端之间是否连通。输入端与第二输出端之间是否连通。

【技术实现步骤摘要】
移位寄存器单元、栅极驱动电路及其驱动方法、显示装置


[0001]本专利技术涉及显示
，尤其涉及一种移位寄存器单元、栅极驱动电路及其驱动方法、显示装置。

技术介绍

[0002]显示装置中包括的栅极驱动电路由于其电路结构的特点，导致在前端检测中常常无法检出相关的不良，只有在对阵列基板检测时才能够检出。而由于栅极驱动电路复杂的连线关系，导致即使检出不良也难以进行维修。而当栅极驱动电路中某一移位寄存器单元异常时，会导致该移位寄存器单元所进位和复位的其他移位寄存器单元均异常输出，导致显示装置显示异常。

技术实现思路

[0003]本专利技术的目的在于提供一种移位寄存器单元、栅极驱动电路及其驱动方法、显示装置，用于解决由于栅极驱动电路中部分移位寄存器单元异常导致的显示装置输出异常的问题。
[0004]为了实现上述目的，本专利技术提供如下技术方案：
[0005]本专利技术的第一方面提供一种移位寄存器单元，包括：
[0006]第一输出子电路，分别与上拉节点、第一时钟信号输入端和第一输出端耦接；用于在所述上拉节点的控制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括：第一输出子电路，分别与上拉节点、第一时钟信号输入端和第一输出端耦接；用于在所述上拉节点的控制下，控制所述第一时钟信号输入端与所述第一输出端之间是否连通；第二输出子电路，分别与所述上拉节点、第二时钟信号输入端和栅极驱动信号输出端耦接；用于在所述上拉节点的控制下，控制所述第二时钟信号输入端与所述栅极驱动信号输出端之间是否连通；第三输出子电路，分别与所述上拉节点、所述第二时钟信号输入端和第二输出端耦接；用于在所述上拉节点的控制下，控制所述第二时钟信号输入端与所述第二输出端之间是否连通。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：输入子电路，分别与输入信号端和所述上拉节点耦接，用于在所述输入信号端的控制下，控制所述输入信号端与所述上拉节点之间是否连通；第一复位子电路，分别与所述上拉节点，复位控制端和第一电平信号输入端耦接，用于在所述复位控制端的控制下，控制所述上拉节点与所述第一电平信号输入端之间是否连通；存储子电路，所述存储子电路的第一端与所述上拉节点耦接，所述存储子电路的第二端与所述栅极驱动信号输出端耦接。3.根据权利要求2所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第二复位子电路，分别与所述上拉节点，帧起始信号输入端和第一电平信号输入端耦接，用于在所述帧起始信号输入端的控制下，控制所述上拉节点与所述第一电平信号输入端之间是否连通。4.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第一下拉控制子电路，分别与所述第一电平信号输入端、第二电平信号输入端、第四电平信号输入端、第一下拉节点、上拉节点、所述栅极驱动信号输出端和所述第二输出端耦接；用于在所述第二电平信号输入端和所述上拉节点的控制下，控制所述第二电平信号输入端与所述第一下拉节点之间是否连通；还用于在所述上拉节点的控制下，控制所述第一下拉节点与所述第一电平信号输入端之间是否连通；还用于在所述第一下拉节点的控制下，控制所述上拉节点与所述第一电平信号输入端之间是否连通，控制所述栅极驱动信号输出端与所述第四电平信号输入端之间是否连通，以及控制所述第二输出端与所述第一电平信号输入端是否连通。5.根据权利要求4所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第二下拉控制子电路，分别与所述第一电平信号输入端、第三电平信号输入端、第四电平信号输入端、第二下拉节点、上拉节点、所述栅极驱动信号输出端和所述第二输出端耦接；用于在所述第三电平信号输入端和所述上拉节点的控制下，控制所述第三电平信号输入端与所述第二下拉节点之间是否连通；还用于在所述上拉节点的控制下，控制所述第二下拉节点与所述第一电平信号输入端之间是否连通；还用于在所述第二下拉节点的控制下，控制所述上拉节点与所述第一电平信号输入端之间是否连通，控制所述栅极驱动信号输出端与所述第四电平信号输入端之间是否连通，以及控制所述第二输出端与所述第一电平信号输入端是否连通。
6.根据权利要求3所述的移位寄存器单元，其特征在于，所述输入子电路包括第一晶体管，所述第一晶体管的栅极和第一极与所述输入信号端耦接，所述第一晶体管的第二极与所述上拉节点耦接；所述第一复位子电路包括第二晶体管，所述第二晶体管的栅极与所述复位控制端耦接，所述第二晶体管的第一极与所述第一电平信号输入端耦接，所述第一晶体管的第二极与所述上拉节点耦接；所述存储子电路包括存储电容，所述存储电容的第一端与所述上拉节点耦接，所述存储电容的第二端与所述栅极驱动信号输出端耦接；所述第二复位子电路包括第七晶体管，所述第七晶体管的栅极与所述帧起始信号输入端耦接，所述第七晶体管的第一极与所述上拉节点耦接，所述第七晶体管的第二极与所述第一电平信号输入端耦接。7.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一下拉控制子电路包括第五晶体管，第六晶体管，第八晶体管，第九晶体管，第十晶体管，第十一晶体管和第十二晶体管；所述第五晶体管的第一极与所述第二电平信号输入端耦接，所述第五晶体管的第二极与所述第一下拉节点耦接；所述第六晶体管的栅极与所述上拉节点耦接，所述第六晶体管的第一极与所述第一下拉节点耦接，所述第六晶体管的第二极与所述第一电平信号输入端耦接；所述第八晶体管的栅极与所述上拉节点耦接，所述第八晶体管的第一极与所述第五晶体管的栅极耦接，所述第八晶体管的第二极与所述第一电平信号输入端耦接；所述第九晶体管的栅极和第一极与所述第二电平信号输入端耦接，所述第九晶体管的第二极与所述第五晶体管的栅极耦接；所述第十晶体管的栅极与所述第一下拉节点耦接，所述第十晶体管的第一极与所述上拉节点耦接，所述第十晶体管的第二极与所述第一电平信号输入端耦接；所述第十一晶体管的栅极与所述第一下拉节点耦接，所述第十一晶体管的第一极与所述栅极驱动信号输出端耦接，所述第十一晶体管的第二极与所述第四电平信号输入端耦接；所述第十二晶体管的栅极与所述第一下拉节点耦接，所述第十二晶体管的第一极与所述第二输出端耦接，所述第十二晶体管的第二极与所述第一电平信号输入端耦接。8.根据权利要求5所述的移位寄存器单元，其特征在于，所述第二下拉控制子电路包括第四晶体管，第十五晶体管，第十六晶体管，第十七晶体管，第十八晶体管，第十九晶体管和第二十晶体管；所述第四晶体管的第一极与所述第三电平信号输入端耦接，所述第四晶体管的第二极与所述第二下拉节点耦...

【专利技术属性】
技术研发人员：胡佩，胡波，王建树，李春雨，林欣，林丽锋，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：