本发明专利技术提供一种改善金属沉积台阶覆盖的方法和装置，采用化学气相沉积工艺在晶圆表面沉积均匀厚度的氧化层；在氧化层表面形成掩膜图形；根据掩膜图形，采用蒸发工艺或溅射工艺在氧化层表面沉积第一金属层。本申请保证了金属层的沉积质量，有效地提高了金属层与氧化层之间的接触，通过蒸发工艺或溅射工艺实现了金属层的有效沉积，改善了金属层的台阶覆盖性，大大地提高了功率半导体器件的工艺稳定性，进而提高功率半导体器件的良品率。而提高功率半导体器件的良品率。而提高功率半导体器件的良品率。
【技术实现步骤摘要】
一种改善金属沉积台阶覆盖的方法和装置
[0001]本专利技术涉及半导体
，具体涉及一种改善金属沉积台阶覆盖的方法和装置。
技术介绍
[0002]在功率半导体器件的制备过程中，金属的沉积过程是形成金半接触(即金属和半导体的接触)重要的环节。当晶圆表面经过刻蚀后，会形成特征尺寸较小的结构。在金属沉积的过程中，金属如何有效地填充在尺寸较小的结构中，实现良好的台阶覆盖，成为了亟需解决的技术问题。
[0003]良好的台阶覆盖主要表现在以下几个方面：
①
良好的台阶覆盖能力；
②
较高的填充深宽比；
③
较高的厚度均匀性；
④
高纯度及高密度；
⑤
较高的结构完整性及较低的膜应力；
⑥
与晶圆或下层结构具有较好的粘附性。然而在功率半导体器件的加工工艺中，如果不能很好地控制加工工艺的条件，则容易在尖角处或者沿着垂直侧壁和底部出现金属膜厚度不均匀的现象，导致功率半导体器件良品率低。
技术实现思路
[0004]为了克服上述现有技术中功率半导体器件良品率低的不足，本专利技术提供一种改善金属沉积台阶覆盖的方法，包括：
[0005]采用化学气相沉积工艺在晶圆表面沉积均匀厚度的氧化层；
[0006]在氧化层表面形成掩膜图形；
[0007]根据掩膜图形，采用蒸发工艺或溅射工艺在氧化层表面沉积第一金属层。
[0008]在氧化层表面形成掩膜图形，包括：
[0009]采用涂胶工艺在氧化层表面涂覆均匀厚度的光刻胶；
[0010]采用光刻工艺对涂胶后的晶圆进行光刻，得到掩膜图形；
[0011]根据掩膜图形，并采用干法刻蚀工艺对氧化层进行刻蚀，将掩膜图形转移至氧化层。
[0012]采用涂胶工艺在氧化层表面涂覆均匀厚度的光刻胶之前，方法还包括：
[0013]采用增粘剂对氧化层表面进行增粘处理；
[0014]增粘剂厚度为5.0nm～30.0nm。
[0015]根据掩膜图形，并采用干法刻蚀工艺对氧化层进行刻蚀，将掩膜图形转移至氧化层之后，方法还包括：
[0016]采用去胶工艺去除光刻胶。
[0017]采用光刻工艺对涂胶后的晶圆进行光刻，得到掩膜图形，包括：
[0018]在预设的烘烤温度和预设的烘烤时长下，对涂胶后的晶圆进行烘烤；
[0019]对烘烤后的晶圆进行曝光；
[0020]在预设的显影时长下，采用显影液对曝光后的晶圆进行清洗，以去除显影液及溶
解的光刻胶残渣，得到掩膜图形。
[0021]预设的烘烤温度为50℃～180℃；
[0022]预设的烘烤时长为60s～300s。
[0023]根据掩膜图形，采用蒸发工艺或溅射工艺在氧化层表面沉积第一金属层，包括：
[0024]根据掩膜图形，在常温或者预设的加热温度下，采用蒸发工艺或溅射工艺在氧化层表面沉积第一金属层。
[0025]第一金属层为钛；
[0026]第一金属层的厚度为10nm～200nm；
[0027]预设的加热温度为50℃～200℃。
[0028]根据掩膜图形，采用蒸发工艺或溅射工艺在氧化层表面沉积第一金属层之后，方法还包括：
[0029]采用蒸发工艺或溅射工艺，在第一金属层表面沉积第二金属层。
[0030]第二金属层为铝；
[0031]第二金属层的厚度为1.0μm～6.0μm。
[0032]氧化层的厚度为0.4μm～2.2μm；
[0033]光刻胶的厚度为0.8μm～2.1μm。
[0034]另一方面，本申请提供一种改善金属沉积台阶覆盖的装置，包括：
[0035]第一沉积模块，用于采用化学气相沉积工艺在晶圆表面沉积均匀厚度的氧化层；
[0036]形成模块，用于在氧化层表面形成掩膜图形；
[0037]第二沉积模块，用于根据掩膜图形，采用蒸发工艺或溅射工艺在氧化层表面沉积第一金属层。
[0038]形成模块用于：
[0039]采用涂胶工艺在氧化层表面涂覆均匀厚度的光刻胶；
[0040]采用光刻工艺对涂胶后的晶圆进行光刻，得到掩膜图形；
[0041]根据掩膜图形，并采用干法刻蚀工艺对氧化层进行刻蚀，将掩膜图形转移至氧化层。
[0042]形成模块用于：
[0043]在预设的烘烤温度和预设的烘烤时长下，对涂胶后的晶圆进行烘烤；
[0044]对烘烤后的晶圆进行曝光；
[0045]在预设的显影时长下，采用显影液对曝光后的晶圆进行清洗，并去除显影液及溶解的光刻胶残渣，得到掩膜图形；
[0046]预设的烘烤温度为50℃～180℃；
[0047]预设的烘烤时长为60s～300s。
[0048]第二沉积模块用于：
[0049]根据掩膜图形，在常温或者预设的加热温度下，采用蒸发工艺或溅射工艺在氧化层表面沉积第一金属层；
[0050]第一金属层为钛金属层；
[0051]第一金属层的厚度为10nm～200nm；
[0052]预设的加热温度为50℃～200℃。
[0053]第二沉积模块还用于：
[0054]采用蒸发工艺或溅射工艺，在第一金属层表面沉积第二金属层；
[0055]第二金属层为铝金属层；
[0056]第二金属层的厚度为1.0μm～6.0μm。
[0057]本专利技术提供的技术方案具有以下有益效果：
[0058]本申请提供的改善金属沉积台阶覆盖的方法中，采用化学气相沉积工艺在晶圆表面沉积均匀厚度的氧化层，在氧化层表面形成掩膜图形，根据掩膜图形，采用蒸发工艺或溅射工艺在氧化层表面沉积第一金属层，本申请先沉积厚度均匀氧化层，再在具有掩膜图形的氧化层表面沉积第一金属层，能够使第一金属层厚度均匀，进而极大地改善金属台阶的覆盖性，提高功率半导体器件的良品率。
[0059]本申请在氧化层厚度均匀的基础上，保证了金属层的沉积质量，有效地提高了金属层与氧化层之间的接触，通过蒸发工艺或溅射工艺实现了金属层的有效沉积，改善了金属层的台阶覆盖性，大大地提高了功率半导体器件的工艺稳定性。
附图说明
[0060]图1是本专利技术实施例中理想的台阶覆盖示意图；
[0061]图2是现有技术中较差的台阶覆盖示意图；
[0062]图3是本专利技术实施例中改善金属沉积台阶覆盖的方法一种流程图；
[0063]图4是本专利技术实施例中改善金属沉积台阶覆盖的方法另一种流程图；
[0064]图5是本专利技术实施例中采用溅射工艺溅射10nm～200nm的钛后晶圆截面形貌图；
[0065]图6是本专利技术实施例中采用蒸发工艺蒸发10nm～200nm的钛后晶圆截面形貌图；
[0066]图7是本专利技术实施例中将晶圆加热至50℃～200℃采用溅射工艺溅射10nm～200nm的钛后晶圆截面形貌图；
[0067]图8本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种改善金属沉积台阶覆盖的方法，其特征在于，包括：采用化学气相沉积工艺在晶圆表面沉积均匀厚度的氧化层；在所述氧化层表面形成掩膜图形；根据所述掩膜图形，采用蒸发工艺或溅射工艺在氧化层表面沉积第一金属层。2.根据权利要求1所述的改善金属沉积台阶覆盖的方法，其特征在于，所述在氧化层表面形成掩膜图形，包括：采用涂胶工艺在所述氧化层表面涂覆均匀厚度的光刻胶；采用光刻工艺对涂胶后的晶圆进行光刻，得到掩膜图形；根据掩膜图形，并采用干法刻蚀工艺对所述氧化层进行刻蚀，将所述掩膜图形转移至所述氧化层。3.根据权利要求2所述的改善金属沉积台阶覆盖的方法，其特征在于，所述采用涂胶工艺在所述氧化层表面涂覆均匀厚度的光刻胶之前，所述方法还包括：采用增粘剂对所述氧化层表面进行增粘处理；所述增粘剂厚度为5.0nm～30.0nm。4.根据权利要求2所述的改善金属沉积台阶覆盖的方法，其特征在于，所述根据掩膜图形，并采用干法刻蚀工艺对所述氧化层进行刻蚀，将所述掩膜图形转移至所述氧化层之后，所述方法还包括：采用去胶工艺去除所述光刻胶。5.根据权利要求2所述的改善金属沉积台阶覆盖的方法，其特征在于，所述采用光刻工艺对涂胶后的晶圆进行光刻，得到掩膜图形，包括：在预设的烘烤温度和预设的烘烤时长下，对涂胶后的晶圆进行烘烤；对烘烤后的晶圆进行曝光；在预设的显影时长下，采用显影液对曝光后的晶圆进行清洗，以去除所述显影液及溶解的光刻胶残渣，得到所述掩膜图形。6.根据权利要求5所述的改善金属沉积台阶覆盖的方法，其特征在于，所述预设的烘烤温度为50℃～180℃；所述预设的烘烤时长为60s～300s。7.根据权利要求1所述的改善金属沉积台阶覆盖的方法，其特征在于，所述根据所述掩膜图形，采用蒸发工艺或溅射工艺在氧化层表面沉积第一金属层，包括：根据所述掩膜图形，在常温或者预设的加热温度下，采用蒸发工艺或溅射工艺在氧化层表面沉积所述第一金属层。8.根据权利要求7所述的改善金属沉积台阶覆盖的方法，其特征在于，所述第一金属层为钛；所述第一金属层的厚度为10nm～200nm；所述预设的加热温度为50℃～200℃。9.根据权利要求1所述的改善金属沉积台阶覆盖的方法，其特征在于，所述根据所述...
【专利技术属性】
技术研发人员：武晓玮，董佳俊，赵万利，
申请(专利权)人：国家电网有限公司国网江苏省电力有限公司电力科学研究院，
类型：发明
国别省市：
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