一种降低数字逻辑单元漏电功耗的方法及相关产品技术

本申请公开了一种降低数字逻辑单元漏电功耗的方法及相关产品，可应用于集成电路技术领域。该方法包括：获取数字逻辑单元的漏电流；根据所述漏电流分析所述数字逻辑单元的漏电状态；根据所述漏电状态调整所述数字逻辑单元中MOS管的源极与衬底之间的电压，实现所述数字逻辑单元漏电功耗的降低。如此，通过对数字逻辑单元进行漏电状态分析，并根据不同的分析结果给出不同的调整策略从而实现降低数字逻辑单元的漏电功耗，提高了移动设备电池的使用寿命。寿命。寿命。

【技术实现步骤摘要】
一种降低数字逻辑单元漏电功耗的方法及相关产品


[0001]本申请涉及集成电路
，特别是涉及一种降低数字逻辑单元漏电功耗的方法及相关产品。

技术介绍

[0002]SoC(System on Chip，系统级芯片)是一个产品，是一个有专用目标的集成电路，其中包含完整系统并有嵌入软件的全部内容。SoC具有高集成度以及高可靠性等优点，在移动设备中得到了广泛的应用。
[0003]应用于移动设备且采用电池供电的系统级芯片在大多数情况下处于待机状态，且系统级芯片在待机状态下的漏电功耗占据了待机功耗的绝大部分。现有的SoC设计为了保证关键路径的时序，采用了较多的RVT单元，从而增高了SoC数字逻辑单元的漏电功耗，减短了电池的使用寿命，同时导致SoC在待机状态下的漏电功耗超出许多应用场景规定的标准值。
[0004]因此，如何降低数字逻辑单元的漏电功耗，是本领域技术人员急需解决的问题。

技术实现思路

[0005]基于上述问题，本申请提供了一种降低数字逻辑单元漏电功耗的方法及相关产品，通过对数字逻辑单元进行漏电状态分析，并根据不同的分析结果给出不同的调整策略从而解决了数字逻辑单元漏电功耗高的问题，提高了移动设备电池的使用寿命。
[0006]第一方面，本申请实施例提供了一种降低数字逻辑单元漏电功耗的方法，包括：
[0007]获取数字逻辑单元的漏电流；
[0008]根据所述漏电流分析所述数字逻辑单元的漏电状态；
[0009]根据所述漏电状态调整所述数字逻辑单元中MOS管的源极与衬底之间的电压，实现所述数字逻辑单元漏电功耗的降低。
[0010]可选的，所述获取数字逻辑单元的漏电流，包括：
[0011]对待机状态的所述数字逻辑单元进行电流检测；
[0012]获取待机状态的所述数字逻辑单元的漏电流。
[0013]可选的，所述根据所述漏电流分析所述数字逻辑单元的漏电状态，包括：
[0014]将所述漏电流转换成漏电电压；
[0015]获取电压控制信号；
[0016]利用数模转换器将所述电压控制信号转换成参考电压；
[0017]比较所述漏电电压和所述参考电压，得到所述数字逻辑单元的漏电状态；
[0018]当所述漏电电压＞所述参考电压时，所述数字逻辑单元为高漏电状态；
[0019]当所述漏电电压≤所述参考电压时，所述数字逻辑单元为低漏电状态。
[0020]可选的，所述根据所述漏电流分析所述数字逻辑单元的漏电状态，包括：
[0021]将所述漏电流转换成漏电电压；
[0022]利用模数转换器将所述漏电电压转换成漏电数字信号；
[0023]比较所述漏电数字信号与预设漏电流阈值，得到所述数字逻辑单元的漏电状态；
[0024]当所述漏电数字信号＞所述预设漏电流阈值时，所述数字逻辑单元为高漏电状态；
[0025]当所述漏电数字信号≤所述预设漏电流阈值时，所述数字逻辑单元为低漏电状态。
[0026]可选的，所述将所述漏电流转换成漏电电压之后，还包括：
[0027]利用放大器将所述漏电电压进行放大。
[0028]可选的，所述根据所述漏电状态调整所述数字逻辑单元中MOS管的源极与衬底之间的电压，实现所述数字逻辑单元漏电功耗的降低，包括：
[0029]当所述数字逻辑单元中的NMOS管和PMOS管由标准CMOS工艺制成且所述数字逻辑单元处于高漏电状态时，提高P端输出电压，实现所述数字逻辑单元漏电功耗的降低；
[0030]提高后的所述P端输出电压高于所述数字逻辑单元的电源电压。
[0031]可选的，所述根据所述漏电状态调整所述数字逻辑单元中MOS管的源极与衬底之间的电压，实现所述数字逻辑单元漏电功耗的降低，包括：
[0032]当所述数字逻辑单元中的NMOS管和PMOS管由双阱工艺制成且所述数字逻辑单元处于高漏电状态时，提高P端输出电压，降低N端输出电压，实现所述数字逻辑单元漏电功耗的降低；
[0033]提高后的所述P端输出电压高于所述数字逻辑单元的电源电压；
[0034]降低后的所述N端输出电压低于0V。
[0035]第二方面，本申请实施例提供了一种降低数字逻辑单元漏电功耗的装置，包括：
[0036]获取模块，用于获取数字逻辑单元的漏电流；
[0037]分析模块，用于根据所述漏电流分析所述数字逻辑单元的漏电状态；
[0038]调整模块，用于根据所述漏电状态调整所述数字逻辑单元中MOS管的源极与衬底之间的电压，实现所述数字逻辑单元漏电功耗的降低。
[0039]第三方面，本申请提供了一种降低数字逻辑单元漏电功耗的设备，包括：
[0040]存储器，用于存储计算机程序；
[0041]处理器，用于执行所述计算机程序时实现如上述任一项所述降低数字逻辑单元漏电功耗的方法的步骤。
[0042]第四方面，本申请提供了一种可读存储介质，其特征在于，所述可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上述任一项所述降低数字逻辑单元漏电功耗的方法的步骤。
[0043]从以上技术方案可以看出，相较于现有技术，本申请具有以下优点：
[0044]综上所述，本申请首先获取数字逻辑单元的漏电流，然后根据漏电流分析数字逻辑单元的漏电状态，最后根据漏电状态调整数字逻辑单元中MOS管的源极与衬底之间的电压，实现数字逻辑单元漏电功耗的降低。如此，通过对数字逻辑单元进行漏电状态分析，并根据不同的分析结果给出不同的调整策略从而实现降低数字逻辑单元的漏电功耗，提高了移动设备电池的使用寿命。
附图说明
[0045]图1为本申请实施例提供的一种降低数字逻辑单元漏电功耗的方法的流程图；
[0046]图2为本申请实施例提供的一种漏电流检测模块的结构示意图；
[0047]图3为本申请实施例提供的另一种漏电流检测模块的结构示意图；
[0048]图4为本申请提供的一种降低数字逻辑单元漏电功耗的装置的结构示意图。
具体实施方式
[0049]正如前文所述，现有SoC数字逻辑单元的漏电功耗较高。具体来说，当前的SoC设计为保证关键路径的时序，采用了较多的RVT单元，从而增高了SoC数字逻辑单元的漏电功耗，减短了电池的使用寿命，同时导致SoC在待机状态下的漏电功耗超出许多应用场景规定的标准值。
[0050]为解决上述问题，本专利技术提供了一种降低数字逻辑单元漏电功耗的方法，该方法包括：首先获取数字逻辑单元的漏电流，然后根据漏电流分析数字逻辑单元的漏电状态，最后根据漏电状态调整数字逻辑单元中MOS(场效应)管的源极与衬底之间的电压，实现数字逻辑单元漏电功耗的降低。
[0051]如此，通过对数字逻辑单元进行漏电状态分析，并根据不同的分析结果给出不同的调整策略从而实现降低数字逻辑单元的漏电功耗，提高了移动设备电池的使用寿命。
[0052]需要说明的是本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种降低数字逻辑单元漏电功耗的方法，其特征在于，所述方法包括：获取数字逻辑单元的漏电流；根据所述漏电流分析所述数字逻辑单元的漏电状态；根据所述漏电状态调整所述数字逻辑单元中MOS管的源极与衬底之间的电压，实现所述数字逻辑单元漏电功耗的降低。2.根据权利要求1所述的方法，其特征在于，所述获取数字逻辑单元的漏电流，包括：对待机状态的所述数字逻辑单元进行电流检测；获取待机状态的所述数字逻辑单元的漏电流。3.根据权利要求1所述的方法，其特征在于，所述根据所述漏电流分析所述数字逻辑单元的漏电状态，包括：将所述漏电流转换成漏电电压；获取电压控制信号；利用数模转换器将所述电压控制信号转换成参考电压；比较所述漏电电压和所述参考电压，得到所述数字逻辑单元的漏电状态；当所述漏电电压＞所述参考电压时，所述数字逻辑单元为高漏电状态；当所述漏电电压≤所述参考电压时，所述数字逻辑单元为低漏电状态。4.根据权利要求1所述的方法，其特征在于，所述根据所述漏电流分析所述数字逻辑单元的漏电状态，包括：将所述漏电流转换成漏电电压；利用模数转换器将所述漏电电压转换成漏电数字信号；比较所述漏电数字信号与预设漏电流阈值，得到所述数字逻辑单元的漏电状态；当所述漏电数字信号＞所述预设漏电流阈值时，所述数字逻辑单元为高漏电状态；当所述漏电数字信号≤所述预设漏电流阈值时，所述数字逻辑单元为低漏电状态。5.根据权利要求3或4所述的方法，其特征在于，所述将所述漏电流转换成漏电电压之后，还包括：利用放大器将所述漏电电压进行放大。6.根据权利要求1所述的方法，其特征在于，所述根据所述漏电状态调整所述数字...

【专利技术属性】
技术研发人员：康钦淼，
申请(专利权)人：紫光同芯微电子有限公司，
类型：发明
国别省市：