电荷泵型时钟管理电路及其双核模数转换器制造技术

本发明专利技术涉及电荷泵型时钟管理电路及其双核模数转换器，时钟管理电路包括依次连接的脉冲产生电路、第一锁相环、第二锁相环和相位运算电路，第一锁相环和第二锁相环均包括依次连接的延时电路、鉴相器和电荷泵，电荷泵的输出端与延时电路的输入端连接，第一锁相环的延时电路的输入端与脉冲产生电路连接，第一锁相环的鉴相器的输出端分别与第二锁相环的延时电路和鉴相器的输入端连接。双核模数转换器包括有第一内核模块和第二内核模块。本发明专利技术通过改进电荷泵型锁相环的设计，构建两个闭环回路式型电荷泵锁相环，以及提高电荷泵的性能，以降低时钟管理电路的时钟抖动，提高模数转换器在宽电压下的性能。宽电压下的性能。宽电压下的性能。

【技术实现步骤摘要】
电荷泵型时钟管理电路及其双核模数转换器


[0001]本专利技术涉及电荷泵型时钟管理电路，及采用上述电荷泵型时钟管理电路的双核模数转换器，属于模数转换


技术介绍

[0002]随着集成电路产业的繁荣发展，集成电路的制造工艺水平在不断提高。而模数转换器(Analog
‑
to
‑
Digital Converter,ADC)作为一种常用的模拟器件，在各种类型的电子设备中广泛应用。如何实现模数转换器在宽电压输入条件下保持良好性能，是目前国内外学者共同的研究目标。
[0003]因为模数转换器需要钟管理电路提供互不交叠时钟，其精度受到时钟管理电路性能的影响。为实现高速高精度的模数转换器，需要时钟管理电路在较宽的输入范围内保持较低的抖动。而应用于时钟管理电路的电荷泵型锁相环虽然具有捕获范围打的优点，但传统电荷泵存在电荷泄漏、电流失配、电荷共享等非理想效应，会直接影响锁相环的性能，导致时钟管理电路出现输出抖动的问题。

技术实现思路

[0004]本专利技术提供电荷泵型时钟管理电路及其双核模数转换器，旨在至少解决现有技术中存在的技术问题之一。
[0005]本专利技术的技术方案一方面涉及一种时钟管理电路，包括依次连接的脉冲产生电路、第一锁相环、第二锁相环和相位运算电路；所述第一锁相环和所述第二锁相环均包括依次连接的延时电路、鉴相器和电荷泵；所述脉冲产生电路的输出端与所述延时电路的输入端连接，所述脉冲产生电路的输出端与所述第一锁相环的所述鉴相器的输入端连接；所述电荷泵的输出端与所述延时电路的输入端连接；其中，所述第一锁相环的所述延时电路的输入端与所述脉冲产生电路连接，所述第一锁相环的所述鉴相器的输出端分别与所述第二锁相环的所述延时电路和所述鉴相器的输入端连接，所述第二锁相环的所述延时电路的输出端与所述相位运算电路的输入端连接，所述相位运算电路输出时钟信号。
[0006]进一步，所述电荷泵包括电荷泵内核电路；所述电荷泵内核电路包括共栅共源的充电电流源和共栅共源的放电电流源，所述充电电流源连接有共源级开关PMOS管M1；所述放电电流源连接有共源级开关NMOS管M6；所述共源级开关PMOS管M1和所述共源级开关NMOS管M6由所述鉴相器的输出信号控制。
[0007]进一步，所述电荷泵还包括用于给所述电荷泵内核电路提供偏置的偏置电路；所述偏置电路与所述充电电流源的栅极之间通过第一传输门控制电路连接，所述偏置电路与所述放电电流源的栅极之间通过第二传输门控制电路连接。
[0008]进一步，所述放电电流源与放电提升电路构成放电负反馈环路；所述充电电流源与充电提升电路构成充电负反馈环路。
[0009]进一步，所述充电电流源的阻抗R1计算如下：
[0010]R1≈g
m8
{r
026
||[g
m9
r
09
(r
08
||r
07
)]}(g
m3
r
03
r
02
)
[0011]式中，g
m8
为NMOS管M8的等效跨导，r
026
为NMOS管M26的沟道阻抗，g
m9
为PMOS管M9的等效跨导，r
09
为PMOS管M9的沟道阻抗，r
08
为NMOS管M8的沟道阻抗，r
07
为NMOS管M7的沟道阻抗，g
m3
为PMOS管M3的等效跨导，r
03
为PMOS管M3的沟道阻抗，r
02
为PMOS管M2的沟道阻抗；
[0012]所述放电电流源的阻抗R2计算如下：
[0013]R2≈g
m10
{r
028
||[g
m11
r
011
(r
010
||r
012
)]}(g
m4
r
04
r
05
)
[0014]式中，g
m10
为PMOS管M10的等效跨导，r
028
为PMOS管M28的沟道阻抗，g
m11
为NMOS管M11的等效跨导，r
011
为NMOS管M11的沟道阻抗，r
010
为PMOS管M10的沟道阻抗，r
012
为NMOS管M12的沟道阻抗，g
m4
为NMOS管M4的等效跨导，r
04
为PMOS管M4的沟道阻抗，r
05
为NMOS管M5的沟道阻抗。
[0015]进一步，所述鉴相器和所述电荷泵之间设置有单端转互补电路，所述单端互补电路将所述鉴相器输出的单相时钟信号转换为两个互补的时钟信号；所述电荷泵包括运放器、分别用于通断两个所述时钟信号的两个所述共源级开关PMOS管M1、分别用于通断两个所述时钟信号的两个所述共源级开关NMOS管M6和两个开关电容；所述运放器的反相输入端与所述运放器的输出端连接，所述运放器的同相输入端与其中一个所述所述共源级开关PMOS管M1、其中一个共源级开关NMOS管M6、其中一个开关电容连接，所述运放器的输出端与另一个所述所述共源级开关PMOS管M1、另一个共源级开关NMOS管M6、另一个开关电容连接。
[0016]进一步，所述第一锁相环的所述延时电路包括MOS管M
d11
、MOS管M
d12
、MOS管M
d13
和第一反相器，所述MOS管M
d11
和所述MOS管M
d12
并联设置，所述脉冲产生电路的输出端与MOS管M
d11
的源端和MOS管M
d12
的源端连接，M
d11
的漏端和MOS管M
d12
的栅端与所述第一反相器的输入端连接，所述第一反相器向外输出信号。
[0017]进一步，所述第二锁相环的所述延时电路包括第二反相器、MOS管M
d21
和电容C
d2
，所述第一锁相环的所述鉴相器的输出端与所述第二反相器的输入端连接，所述第二反相器向外输出信号；所述MOS管M
d21
的栅极与所述第二反相器的输出端连接，所述MOS管M
d21
的漏极与所述电容C
d2
连接，所述第二锁相环的所述电荷泵的输出端与所述MOS管M
d21
的源端连接。
[0018]本专利技术的技术方案另一方面涉及一种模数转换器，包括第一内核模块，所述第一内核模块包括第一控制逻辑电路，所述第一控制逻辑电路包括权利要求1至8中任一项所述的时钟管理电路；第二内核模块，所述第二内核模块包括第二控制逻辑电路，所述第二控制逻辑电路包括权利要求1至8中任一项所述的时钟管理电路；其本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟管理电路，其特征在于，包括：依次连接的脉冲产生电路、第一锁相环、第二锁相环和相位运算电路；所述第一锁相环和所述第二锁相环均包括依次连接的延时电路、鉴相器和电荷泵；所述脉冲产生电路的输出端与所述延时电路的输入端连接，所述脉冲产生电路的输出端与所述第一锁相环的所述鉴相器的输入端连接；所述电荷泵的输出端与所述延时电路的输入端连接；所述第一锁相环的所述延时电路的输入端与所述脉冲产生电路连接，所述第一锁相环的所述鉴相器的输出端分别与所述第二锁相环的所述延时电路的输入端和所述鉴相器的输入端连接，所述第二锁相环的所述延时电路的输出端与所述相位运算电路的输入端连接，所述相位运算电路输出时钟信号。2.根据权利要求1所述的时钟管理电路，其特征在于，所述电荷泵包括电荷泵内核电路；所述电荷泵内核电路包括共栅共源的充电电流源和共栅共源的放电电流源，所述充电电流源连接有共源级开关PMOS管M1；所述放电电流源连接有共源级开关NMOS管M6；所述共源级开关PMOS管M1和所述共源级开关NMOS管M6由所述鉴相器的输出信号控制。3.根据权利要求2所述的时钟管理电路，其特征在于，所述电荷泵还包括用于给所述电荷泵内核电路提供偏置的偏置电路；所述偏置电路与所述充电电流源的栅极之间通过第一传输门控制电路连接，所述偏置电路与所述放电电流源的栅极之间通过第二传输门控制电路连接。4.根据权利要求3所述的时钟管理电路，其特征在于，所述放电电流源与放电提升电路构成放电负反馈环路；所述充电电流源与充电提升电路构成充电负反馈环路。5.根据权利要求4所述的时钟管理电路，其特征在于，所述充电电流源的阻抗R1计算如下：R1≈g
m8
{r
026
||[g
m9
r
09
(r
08
||r
07
)]}(g
m3
r
03
r
02
)式中，g
m8
为NMOS管M8的等效跨导，r
026
为NMOS管M26的沟道阻抗，g
m9
为PMOS管M9的等效跨导，r
09
为PMOS管M9的沟道阻抗，r
08
为NMOS管M8的沟道阻抗，r
07
为NMOS管M7的沟道阻抗，g
m3
为PMOS管M3的等效跨导，r
03
为PMOS管M3的沟道阻抗，r
02
为PMOS管M2的沟道阻抗；所述放电电流源的阻抗R2计算如下：R2≈g
m10
{r
028
||[g
m11
r
011
(r
010
||r
012
)]}(g
m4
r
04
r
05
)式中，g
m10
为PMOS管M10的等效跨导，r
028
为PMOS管M28的沟道阻抗，g
m11
为NMOS管M11的等效跨导，r
011
为NMOS管M11的沟道阻抗，r
010
为PMOS管M10的沟道阻抗，r
012
为NMOS管M12的沟道...

【专利技术属性】
技术研发人员：马亮，
申请(专利权)人：合肥博雅半导体有限公司，
类型：发明
国别省市：