用于集成电路芯片的抗结构攻击逻辑锁定加密装置及方法制造方法及图纸

本发明专利技术属于硬件安全技术领域，公开了一种用于集成电路芯片的抗结构攻击逻辑锁定加密装置及方法，包括加密逻辑、干扰逻辑、加密电路和干扰电路，所述加密逻辑为原始电路的加密逻辑，输入信号连接干扰逻辑、加密电路和干扰电路，所述加密电路和干扰电路输出连接干扰逻辑，所述加密电路和干扰电路的加密信号cs0/cs1分别异或原始电路中信号N1/N2，最终两组加密逻辑共同驱动信号N3，整个加密电路中密钥的数量为k bits,加密电路和干扰电路分别由[0:n]bits和[m:k

【技术实现步骤摘要】
用于集成电路芯片的抗结构攻击逻辑锁定加密装置及方法


[0001]本专利技术属于硬件安全
，尤其涉及一种用于集成电路芯片的抗结构攻击逻辑锁定加密装置及方法。

技术介绍

[0002]随着工艺和技术的进步，在数字IC (Integrated Circuit,集成电路)领域以往的IDM（Integrated Device Manufacture,垂直整合制造模式）生产模式逐渐淘汰，Foundry + Fabless （晶圆代工厂 + 设计）分离模式如今变成主流的芯片制作模式。Fabless模式不仅降低了集成电路设计者的成本，更加快了芯片上市的时间。但是设计与制作分离的模式在实践中会产生一些安全隐患，Foundry在获得版图信息后，存在未经设计者授权下过量生产、IC逆向工程导致IP（intellectual property, 知识产权）信息侵权、植入木马程序等安全隐患。
[0003]Logic locking（逻辑锁）作为目前较新的DFT（design for trust, 可信设计）技术，针对不信任的Foundry使用密钥保护电路。Lo本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于集成电路芯片的抗结构攻击逻辑锁定加密装置，其特征在于，包括加密逻辑、干扰逻辑、加密电路和干扰电路，所述加密逻辑为原始电路的加密逻辑，输入信号连接干扰逻辑、加密电路和干扰电路，所述加密电路和干扰电路输出连接干扰逻辑，所述加密电路和干扰电路的加密信号cs0/cs1分别异或原始电路中信号N1/N2，最终两组加密逻辑共同驱动信号 N3，整个加密电路中密钥的数量为k bits, 加密电路和干扰电路分别由[0:n] bits和[m:k
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1] bits驱动。2.根据权利要求1所述的用于集成电路芯片的抗结构攻击逻辑锁定加密装置，其特征在于，所述加密电路和干扰电路各自包括剥离电路和功能恢复单元，所述剥离电路用于通过逻辑剥离出关键信号，所述功能恢复单元用于恢复电路功能。3.一种权利要求1或2所述的用于集成电路芯片的抗结构攻击逻辑锁定加密装置的加密方法，其特征在于，包括如下步骤：步骤1：基于Valkyrie结构攻击的漏洞：加密逻辑中存在受所有密钥加密的关键信号，增加干扰逻辑来修改关键信号生成逻辑，混淆SFLL加密方式中特殊结构电路，...

【专利技术属性】
技术研发人员：黄凯，梁继虎，王轲，蒋小文，郑丹丹，刘智力，
申请(专利权)人：浙江大学，
类型：发明
国别省市：