电源电路制造技术

实施方式的电源电路具有：第1电阻与第2晶体管的串联电路，其与第1晶体管并联地连接在输入端子与输出端子之间；第2电阻，其一端连接于输入端子；第1运算放大器，其具有连接了第2电阻的另一端的第1输入和连接了第1电阻与第2晶体管的连接节点的第2输入，输出与第1输入和第2输入之间的电压差相应的信号；第3晶体管，其输出与从第1运算放大器输出的信号相应的电流；第3电阻，其生成与该电流相应的电压；以及第2运算放大器，其向第1晶体管的栅极和第2晶体管的栅极输出与该电压和参考电压的电压差相应的信号。相应的信号。相应的信号。

【技术实现步骤摘要】
电源电路
[0001]本申请享受以日本特许申请2021－155491号(申请日：2021年9月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0002]实施方式涉及电源电路。

技术介绍

[0003]电源电路具有电流限制电路。例如，电流限制电路具有使用运算放大器检测输出电流的电流检测电路，对流向输出端子的电流进行检测，对输出电流进行限制以使得所检测到的电流不成为预定值以上。
[0004]但是，当电源电路的输出电压VOUT成为0伏特附近时，有时电流检测电路不再能够适当地检测输出电流。当不再能够适当地检测输出电流时，电流限制电路无法适当地限制输出电流。

技术实现思路

[0005]实施方式提供即使是在如输出电压位于0伏特附近那样的情况下也能够适当地进行电流限制的电源电路。
[0006]实施方式的电源电路具有：第1晶体管，其连接在输入端子与输出端子之间；第1电阻与第2晶体管的串联电路，其与所述第1晶体管并联地连接在所述输入端子与所述输出端子之间；第2电阻，其一端连接于所述输入端子；第1运算放大器，其具有连接了所述第2电阻的另一端的第1输入和连接了所述第1电阻与所述第2晶体管的连接节点的第2输入，输出与所述第1输入和所述第2输入之间的第1电压差相应的第1信号；第3晶体管，其输出与从所述第1运算放大器输出的所述第1信号相应的电流；第3电阻，其生成与所述电流相应的电压；以及第2运算放大器，其具有被输入所述电压的第3输入和被输入参考电压的第4输入，向所述第1晶体管的栅极和所述第2晶体管的栅极输出与所述第3输入和所述第4输入之间的第2电压差相应的第2信号。
附图说明
[0007]图1是第1实施方式涉及的电源电路的电路图。
[0008]图2是第1实施方式涉及的对两个运算放大器的内部电路进行了表示的电源电路的电路图。
[0009]图3是第2实施方式涉及的电源电路的电路图。
具体实施方式
[0010]以下，参照附图对实施方式进行说明。
[0011](第1实施方式)
[0012](构成)
[0013]图1是本实施方式涉及的电源电路的电路图。电源电路1具有被供给输入电压VIN来作为来自外部的电源的输入端子11、对输出电压VOUT进行输出的输出端子12、电荷泵电路13、导通/截止输入电路14、晶体管M1、M2、M3、运算放大器Amp1、Amp2以及电阻R1、R2、R3。晶体管M1、M2为NMOS晶体管，晶体管M3为PMOS晶体管。
[0014]晶体管M1连接在输入端子11与输出端子12之间。晶体管M1的漏极与输入端子11连接，晶体管M1的源极与输出端子12连接。
[0015]电阻R1和晶体管M2的串联电路也连接在输入端子11与输出端子12之间。晶体管M2的漏极经由电阻R1与输入端子11连接，晶体管M2的源极与输出端子12连接。
[0016]即，晶体管M1和电阻R1与晶体管M2的串联电路并联连接在输入端子11与输出端子12之间。
[0017]晶体管M1和M2具有使得在晶体管M1中流动的电流的电流值成为在晶体管M2中流动的电流的电流值的N倍的尺寸比。在图1中，“N：1”表示在晶体管M1和M2中流动的两个电流的比率。
[0018]晶体管M1和M2的源极连接于共同的输出端子12，晶体管M1的栅极和晶体管M2的栅极相连接。施加在晶体管M1的源极与栅极间的栅极源极电压Vgs和施加在晶体管M2的源极与栅极间的栅极源极电压Vgs相等，因此，晶体管M1、M2构成电流镜电路。
[0019]导通/截止输入电路14具有串联连接了的晶体管M4和晶体管M5。晶体管M4为PMOS晶体管，晶体管M5为NMOS晶体管。晶体管M4的源极与电荷泵电路13的输出连接。晶体管M5的源极与接地电位GND连接。电荷泵电路13的输入与输入端子11连接，电荷泵电路13生成预定电压，并向导通/截止输入电路14进行输出。
[0020]晶体管M4的漏极与晶体管M5的漏极的连接节点N1的电压根据向导通/截止输入电路14的导通(on)/截止(off)输入而变化。当连接节点N1的电压成为High时，使晶体管M1、M2为导通，电源电路1向输出端子12进行输出电压VOUT的输出。
[0021]电阻R1与晶体管M2的漏极的连接节点N2连接于运算放大器Amp1的非反相输入端子。
[0022]电阻R2的一端与输入端子11连接。电阻R2的另一端与晶体管M3的源极连接。电阻R2的另一端与晶体管M3的源极的连接节点N3连接于运算放大器Amp1的反相输入端子。由此，运算放大器Amp1具有连接了电阻R2的另一端的第1输入和连接了电阻R1和晶体管M2的连接节点N2的第2输入，输出与第1输入和第2输入间的电压差相应的信号。
[0023]运算放大器Amp1的输出连接于晶体管M3的栅极。电阻R3连接在晶体管M3的漏极与接地电位GND之间。
[0024]运算放大器Amp1对晶体管M3进行控制，以使得反相输入端子的输入电压A和非反相输入端子的输入电压B变得相等。晶体管M3输出与从运算放大器Amp1输出的信号相应的电流。电阻R1的电阻值和电阻R2的电阻值相等。因此，在晶体管M3中流动的电流与在电阻R1中流动的电流相等，并且，也流至电阻R3。由此，电阻R3生成与在电阻R1中流动的电流相应的电压。
[0025]运算放大器Amp2的反相输入连接于晶体管M3的漏极与电阻R3的一端的连接节点N4。预定的参考电压VREF被输入到运算放大器Amp2的非反相输入。运算放大器Amp2的输出
与晶体管M1、M2的栅极连接。由此，运算放大器Amp2具有被输入产生于连接节点N4的电压的第1输入和被输入参考电压VREF的第2输入，向晶体管M1的栅极以及晶体管M2的栅极输出与第1输入和第2输入间的电压差相应的信号。
[0026]图2是对运算放大器Amp1、Amp2的内部电路进行了表示的电源电路1的电路图。如图2所示，运算放大器Amp1包括两个晶体管M6、M7和两个恒流源CCS1、CCS2。两个晶体管M6、M7均为PMOS晶体管。
[0027]晶体管M6的源极与连接节点N3连接。晶体管M7的源极与连接节点N2连接。晶体管M6的栅极和晶体管M7的栅极相连接。
[0028]恒流源CCS1连接在晶体管M6的漏极与接地电位GND之间。恒流源CCS2连接在晶体管M7的漏极与接地电位GND之间。
[0029]晶体管M6的漏极与恒流源CCS1的连接节点N5连接于晶体管M6的栅极和晶体管M7的栅极。由此，晶体管M6和M7构成电流镜电路。
[0030]晶体管M7的漏极与恒流源CCS2的连接节点N6连接于晶体管M3的栅极。
[0031]运算放大器Amp1进行动作以使得施加在晶体管M6的源极与栅极之间的栅极源极电压Vgs和施加在晶体管M7的源极与栅极之间的栅极源极电压Vgs变得相等。
[0032]例如在晶体管M7的栅极源极电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电源电路，具有：第1晶体管，其连接在输入端子与输出端子之间；第1电阻与第2晶体管的串联电路，其与所述第1晶体管并联地连接在所述输入端子与所述输出端子之间；第2电阻，其一端连接于所述输入端子；第1运算放大器，其具有连接了所述第2电阻的另一端的第1输入和连接了所述第1电阻与所述第2晶体管的连接节点的第2输入，输出与所述第1输入和所述第2输入之间的第1电压差相应的第1信号；第3晶体管，其输出与从所述第1运算放大器输出的所述第1信号相应的电流；第3电阻，其生成与所述电流相应的电压；以及第2运算放大器，其具有被输入所述电压的第3输入和被输入参考电压的第4输入，向所述第1晶体管的栅极和所述第2晶体管的栅极输出与所述第3输入和所述第4输入之间的第2电压差相应的第2信号。2.根据权利要求1所述的电源电路，所述第1运算放大器包括对所述第1...

【专利技术属性】
技术研发人员：郑增广，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：