一种源极驱动电路、显示设备、电子设备及驱动芯片制造技术

本公开涉及一种源极驱动电路、显示设备、电子设备及驱动芯片，该源极驱动电路包括：总线数据生成电路，以及像素驱动电路；在总线数据生成电路的工作模式为像素复制模式的情况下，总线数据生成电路用于在获取到所述第一像素数据的情况下，通过复制所述第一像素数据，生成包含至少两个相同的第一像素数据的第一像素数据组，并输出第一像素数据组中的第一像素数据至像素驱动电路；其中，不同的第一像素数据对应输入图像中不同的像素点；像素驱动电路用于生成并输出驱动信号至像素单元阵列电路。本公开提供的源极驱动电路能够在输入图像的分辨率低于显示面板的分辨率的情况下，减小输入图像的像素数据输入数据传输总线的时间，以及功耗。以及功耗。以及功耗。

【技术实现步骤摘要】
一种源极驱动电路、显示设备、电子设备及驱动芯片


[0001]本公开涉及显示驱动领域，尤其涉及一种源极驱动电路、显示设备、电子设备及驱动芯片。

技术介绍

[0002]在现有的显示面板中，若输入图像(即输入显示面板的图像)的分辨率小于显示面板的分辨率，则会在输入图像的像素数据输入显示面板中的源极驱动电路前，将输入图像的每个像素数据复制一定次数，使复制后的像素数据的数目等于显示面板中像素点的数目，并将复制后的像素数据输入至数据传输总线，以实现根据输入图像的像素数据驱动显示面板中的每个像素单元的目的。由此可见，在现有技术中，即使输入图像的分辨率小于显示面板的分辨率，输入数据传输总线的像素数据的数目也不会减少，进而导致输入图像的像素数据输入数据传输总线的时间，以及功耗仍保持不变。
[0003]有鉴于此，本公开提供一种源极驱动电路，以解决输入图像的分辨率降低，输入图像的像素数据输入数据传输总线的时间，以及功耗仍保持不变的问题。

技术实现思路

[0004]本公开提供一种源极驱动电路，用于驱动显示面板的像素单元阵列电路，所述源极驱动电路包括：总线数据生成电路，以及像素驱动电路；所述总线数据生成电路通过所述像素驱动电路与所述像素单元阵列电路连接；在所述总线数据生成电路的工作模式为像素复制模式的情况下，所述总线数据生成电路用于依次获取串行输入的输入图像的多个第一像素数据，并在获取到所述第一像素数据的情况下，通过复制所述第一像素数据，生成包含至少两个相同的第一像素数据的第一像素数据组，并并行输出第一像素数据组中的第一像素数据至所述像素驱动电路；其中，不同的所述第一像素数据对应所述输入图像中不同的像素点；在所述总线数据生成电路的工作模式为像素复制模式的情况下，所述像素驱动电路用于接收所述总线数据生成电路输出的第一像素数据组中的各第一像素数据；生成并输出每个第一像素数据组中每个第一像素数据对应的驱动信号至所述像素单元阵列电路；其中，同一所述第一像素数据组中的第一像素数据对应的驱动信号用于驱动所述像素单元阵列电路中分布位置连续的像素单元。
[0005]在一种可能的实施方式中，所述总线数据生成电路包括：数据缓存模块以及并行数据生成模块；所述数据缓存模块的输出端与所述并行数据生成模块的输入端连接，所述并行数据生成模块的输出端与所述像素驱动电路的输入端连接；数据缓存模块用于根据第一预设频率依次获取并存储输入图像的多个第一像素数据中的每个第一像素数据；根据第二预设频率依次输出所述输入图像的多个第一像素数据至所述并行数据生成模块；所述并行数据生成模块用于在接收到所述数据缓存模块输出的所述第一像素数据的情况下，复制所述第一像素数据，生成包含至少两个相同的第一像素数据的第一像素数据组，并根据所述第二预设频率并行输出第一像素数据组中的第一像素数据至所述像素驱动电路；其中，
所述第一预设频率为所述第二预设频率的倍频。
[0006]在一种可能的实施方式中，所述像素驱动电路包括：移位寄存电路，用于根据第一时钟信号，生成并依次输出至少一个使能信号；锁存电路，其输入端与所述移位寄存电路的输出端，以及所述总线数据生成电路的输出端连接，用于在接收到所述使能信号的情况下，存储与所述使能信号对应的第一像素数据组中的至少两个第一像素数据，并将存储的至少一个所述第一像素数据组中的至少两个第一像素数据输出至驱动信号发生电路；驱动信号发生电路，其输入端与所述锁存电路的输出端连接，用于根据接收到第一像素数据组中的至少两个第一像素数据，以及第一像素数据与像素单元的对应关系，生成并输出所述第一像素数据组中每个第一像素数据对应的驱动信号至所述第一像素数据组中每个第一像素数据对应的像素单元。
[0007]在一种可能的实施方式中，所述移位寄存电路还用于对所述第一时钟信号倍频，生成第二时钟信号；根据所述第二时钟信号中的每个第二时序脉冲，生成并输出与每个第二时序脉冲对应的一个使能信号至所述锁存电路，驱动所述锁存电路接收与所述使能信号对应的第一像素数据组中的至少两个第一像素数据，直至所述锁存电路接收到所述输入图像全部的第一像素数据；其中，所述第二时序脉冲的频率等于所述输入图像的多个像素数据的输入所述总线数据生成电路的频率。
[0008]在一种可能的实施方式中，在所述总线数据生成电路的工作模式不为像素复制模式的情况下，所述总线数据生成电路用于依次获取输入图像的多个第一像素数据；将输入时序连续的预设数目个第一像素数据划分为一个第二像素数据组；针对每个第二像素数据组，并行输出所述每个第二像素数据组中的至少两个第一像素数据至所述像素驱动电路；在所述总线数据生成电路的工作模式不为像素复制模式的情况下，所述像素驱动电路用于对每个第二像素数据组中的每个第一像素数据进行复制，得到每个第二像素数据组对应的至少两个第三像素数据组；生成并输出与每个第三像素数据组中的每个第一像素数据对应的驱动信号至所述像素单元阵列电路；其中，同一个第三像素数据组中的第一像素数据，对应输入图像同一个像素点的第一像素数据，所述输入图像的各第一像素数据对应的像素单元分布位置连续。
[0009]在一种可能的实施方式中，所述像素驱动电路包括：移位寄存电路，用于根据第一时钟信号中的每个第一时序脉冲，生成并输出与每个所述第一时序脉冲对应的使能信号；锁存电路，其输入端与所述移位寄存电路的输出端连接，其输出端与驱动信号发生电路连接，用于在接收到所述使能信号的情况下，存储与所述使能信号对应的、所述第二像素数据组中的至少两个第一像素数据；对每个第二像素数据组中的每个第一像素数据进行复制，得到每个第二像素数据组对应的至少两个第三像素数据组；将存储的至少一个所述第三像素数据组中的至少两个第一像素数据输出至驱动信号发生电路；驱动信号发生电路，用于接收所述第三像素数据组中的至少两个第一像素数据；根据接收到的第三像素数据组中的至少两个第一像素数据，以及第一像素数据与像素单元的对应关系，生成并输出所述第三像素数据组中每个第一像素数据对应的驱动信号至所述第一像素数据组中每个第一像素数据对应的像素单元。
[0010]在一种可能的实施方式中，所述锁存电路包括：采样锁存模块、保持锁存模块以及通道选择模块；在所述通道选择模块连接在所述总线数据生成电路与所述采样锁存模块之
间的情况下，所述通道选择模块的输入端通过多条第一数据传输通道与所述总线数据生成电路的输出端连接，其输出端通过多条第二数据传输通道与所述采样锁存模块的输入端连接，用于通过多条第一数据传输通道接收第二像素数据组中的各个第一像素数据；根据第一像素数据与像素单元的对应关系，将第二像素数据组中的各个第一像素数据通过对应的至少两个第二数据传输通道输出至采样锁存模块；其中，第一数据传输通道的数目等于每个所述第二像素数据组中至少两个第一像素数据的数目，第二数据传输通道的数目等于每个所述第二像素数据组中至少两个第一像素数据对应的像素单元的数目；所述采样锁存模块的输出端通过多条第三数据传输通道与所述保持锁存模块的输入端连接，其输入端与所述移位寄存电路连接，用于在接收到所述使能信号的情本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种源极驱动电路，用于驱动显示面板的像素单元阵列电路，其特征在于，所述源极驱动电路包括：总线数据生成电路，以及像素驱动电路；所述总线数据生成电路通过所述像素驱动电路与所述像素单元阵列电路连接；在所述总线数据生成电路的工作模式为像素复制模式的情况下，所述总线数据生成电路用于依次获取串行输入的输入图像的多个第一像素数据，并在获取到所述第一像素数据的情况下，通过复制所述第一像素数据，生成包含至少两个相同的第一像素数据的第一像素数据组，并并行输出第一像素数据组中的第一像素数据至所述像素驱动电路；其中，不同的所述第一像素数据对应所述输入图像中不同的像素点；在所述总线数据生成电路的工作模式为像素复制模式的情况下，所述像素驱动电路用于接收所述总线数据生成电路输出的第一像素数据组中的各第一像素数据；生成并输出每个第一像素数据组中每个第一像素数据对应的驱动信号至所述像素单元阵列电路；其中，同一所述第一像素数据组中的第一像素数据对应的驱动信号用于驱动所述像素单元阵列电路中分布位置连续的像素单元。2.根据权利要求1所述的源极驱动电路，其特征在于，所述总线数据生成电路包括：数据缓存模块以及并行数据生成模块；所述数据缓存模块的输出端与所述并行数据生成模块的输入端连接，所述并行数据生成模块的输出端与所述像素驱动电路的输入端连接；数据缓存模块用于根据第一预设频率依次获取并存储输入图像的多个第一像素数据中的每个第一像素数据；根据第二预设频率依次输出所述输入图像的多个第一像素数据至所述并行数据生成模块；所述并行数据生成模块用于在接收到所述数据缓存模块输出的所述第一像素数据的情况下，复制所述第一像素数据，生成包含至少两个相同的第一像素数据的第一像素数据组，并根据所述第二预设频率并行输出第一像素数据组中的第一像素数据至所述像素驱动电路；其中，所述第一预设频率为所述第二预设频率的倍频。3.根据权利要求1所述的源极驱动电路，其特征在于，所述像素驱动电路包括：移位寄存电路，用于根据第一时钟信号，生成并依次输出至少一个使能信号；锁存电路，其输入端与所述移位寄存电路的输出端，以及所述总线数据生成电路的输出端连接，用于在接收到所述使能信号的情况下，存储与所述使能信号对应的第一像素数据组中的至少两个第一像素数据；并将存储的至少一个所述第一像素数据组中的至少两个第一像素数据输出至驱动信号发生电路；驱动信号发生电路，其输入端与所述锁存电路的输出端连接，用于根据接收到第一像素数据组中的至少两个第一像素数据，以及第一像素数据与像素单元的对应关系，生成并输出所述第一像素数据组中每个第一像素数据对应的驱动信号至所述第一像素数据组中每个第一像素数据对应的像素单元。4.根据权利要求3所述的源极驱动电路，其特征在于，所述移位寄存电路还用于对所述第一时钟信号倍频，生成第二时钟信号；根据所述第二时钟信号中的每个第二时序脉冲，生成并输出与每个第二时序脉冲对应的一个使能信号至所述锁存电路，驱动所述锁存电路接收与所述使能信号对应的第一像素数据组中的至少两个第一像素数据，直至所述锁存电路接收到所述输入图像全部的第一像素数据；
其中，所述第二时序脉冲的频率等于所述输入图像的多个像素数据的输入所述总线数据生成电路的频率。5.根据权利要求1所述的源极驱动电路，其特征在于，在所述总线数据生成电路的工作模式不为像素复制模式的情况下，所述总线数据生成电路用于依次获取输入图像的多个第一像素数据；将输入时序连续的预设数目个第一像素数据划分为一个第二像素数据组；针对每个第二像素数据组，并行输出所述每个第二像素数据组中的至少两个第一像素数据至所述像素驱动电路；在所述总线数据生成电路的工作模式不为像素复制模式的情况下，所述像素驱动电路用于对每个第二像素数据组中的每个第一像素数据进行复制，得到每个第二像素数据组对应的至少两个第三像素数据组；生成并输出与每个第三像素数据组中的每个第一像素数据对应的驱动信号至所述像素单元阵列电路；其中，同一个第三像素数据组中的第一像素数据，对应输入图像同一个像素点的第一像素数据，所述输入图像的各第一像素数据对应的像素单元分布位置连续。6.根据权利要求5所述的源极驱动电路，其特征在于，所述像素驱动电路包括：移位寄存电路，用于根据第一时钟信号中的每个第一时序脉冲，生成并输出与每个所述第一时序脉冲对应的使能信号；锁存电路，其输入端与所述移位寄存电路的输出端连接，其输出端与驱动信号发生电路连接，用于在接收到所述使能信号的情况下，存储与所述使能信号对应的、所述第二像素数据组中的至少两个第一像素数据；对每个第二像素数据组中的每个第一像素数据进行复制，得到每个第二像素数据组对应的至少两个第三像素数据组；将存储的至少一个所述第三像素数据组中的至少两个第一像素数据输出至驱动信号发生电路；驱动信号发生电路，用于接收所述第三像素数据组中的至少两个第一像素数据；根据接收到的第三像素数据组中的至少两个第一像素数据，以及第一像素数据与像素单元的对应关系，生成并输出所述第三像素数据组中每个第一像素数据对应的驱动信号至所述第一像素数据组中每个第一像素数据对应的像素单元。7.根据权利要求6所述的源极驱动电路，其特征在于，所述锁存电路包括：采样锁存模块、保持锁存模块以及通道选择模块；在所述通道选择模块连接在所述总线数据生成电路与所述采样锁存模块之间的情况下，所述通道选择模块的输入端通过多条第一数据传输通道与所述总线数据生成电路的输出端连接，其输出端通过多条第二数据传输通道与所述采样锁存模块的输入端连接，用于通过多条第一数据传输通道接收第二像素数据组中的各个第一像素数据；根据第一像素数据与像素单元的对应关系，将第二像素数据组中的各个第一像素数据通过对应的至少两个第二数据传输通道输出至采样锁存模块；其中，第一数据传输通道的数目等于每个所述第二像素数据组中至少两个第一像素数据的数目，第二数据传输通道的数目等于每个所述第二像素数据组中至少两个第一像素数据对应的像素单元的数目；所述采样锁存模块的输出端通过多条第三数据传输通道与所述保持锁存模块的输入端连接，其输入端与所述移位寄存电路连接，用于在接收到所述使能信号的情况下，通过所述多条第二数据传输通道，接收所述通道选择模块输出的、与所述使能信号对应...

【专利技术属性】
技术研发人员：王晓，杨舜勋，黄子轩，郭嘉洵，
申请(专利权)人：北京集创北方科技股份有限公司，
类型：发明
国别省市：