当前位置: 首页 > 专利查询>英特尔公司专利>正文

具有与2D沟道材料集成的应变引发结构的薄膜晶体管制造技术

技术编号:36976544 阅读:56 留言:0更新日期:2023-03-25 17:56
描述了具有与二维(2D)沟道材料集成的应变引发结构的薄膜晶体管。在示例中,一种集成电路结构包括位于衬底上方的二维(2D)材料层。栅极堆叠体位于该2D材料层上,该栅极堆叠体具有与第二侧相对的第一侧。第一栅极间隔体位于该2D材料层上并且与该栅极堆叠体的第一侧相邻。第二栅极间隔体位于该2D材料层上并且与该栅极堆叠体的第二侧相邻。第一栅极间隔体和第二栅极间隔体在该2D材料层上引发应变。第一导电结构位于该2D材料层上并且与第一栅极间隔体相邻。第二导电结构位于该2D材料层上并且与第二栅极间隔体相邻。第二栅极间隔体相邻。第二栅极间隔体相邻。

【技术实现步骤摘要】
具有与2D沟道材料集成的应变引发结构的薄膜晶体管


[0001]本公开的实施例属于集成电路结构领域,并且具体而言,涉及具有与二维(2D)沟道材料集成的应变引发结构的薄膜晶体管。

技术介绍

[0002]对于过去的几十年而言,集成电路中的特征的缩放已经成为了持续增长的半导体工业背后的推动力。通过使特征缩放到越来越小使得能够在半导体芯片的有限芯片面积上实现提高密度的功能单元。
[0003]例如,缩小晶体管的大小允许将更高数量的存储器或逻辑器件结合到芯片上,从而制造出具有提高的容量的产品。但是,不断追求更高的容量并非不存在问题。优化每个器件的性能的必要性变得越来越重要。在集成电路器件的制造中,随着器件尺寸的持续缩小,多栅极晶体管(例如,三栅极晶体管)变得越来越占据主导地位。在常规工艺中,三栅极晶体管一般制作在体块硅衬底上或者制作在绝缘体上硅衬底上。在一些情况下,优选采用体块硅衬底,因为其成本较低并且与现有的高产率体块硅衬底基础设施兼容。然而,对多栅极晶体管的缩放并非没有后果。随着微电子电路系统的这些基本构建块的尺寸的下降以及在给定区域中制作的基本构建块的绝对数量的增大,有关用于制作这些构建块的半导体工艺的局限也已经变得无法克服。
[0004]薄膜晶体管(TFT)的性能可以取决于很多因素。例如,TFT的操作所能够达到的效率可以取决于该TFT的亚阈值摆幅,其表征实现漏极电流中的给定变化所需的栅极

源极电压的变化量。较小的亚阈值摆幅使TFT能够在栅极

源极电压下降到TFT的阈值电压以下时截止到较低泄漏值。TFT的亚阈值摆幅在室温下的常规理论下限是漏极电流每十年变化60毫伏。
[0005]常规的现有技术制作工艺中的变化性可能限制使这些工艺进一步扩展到(例如)13nm或亚13nm范围的可能性。因此,未来技术节点所需的功能部件的制作可能需要引入新的方法,或者将新的技术整合到当前制作工艺中,或者以新技术替代当前制作工艺。
附图说明
[0006]图1A示出了根据本公开的实施例的具有与二维(2D)沟道材料集成的应变引发结构的集成电路结构的截面图。
[0007]图1B示出了根据本公开的另一实施例的具有与二维(2D)沟道材料集成的应变引发结构的另一集成电路结构的平面图。
[0008]图1C包括示出了无应变2D材料的S
B
高度对比根据本公开的实施例的带应变2D材料的S
B
高度的能量曲线图。
[0009]图2A示出了根据本公开的实施例的具有与二维(2D)沟道材料集成的应变引发结构的集成电路结构的截面图。
[0010]图2B示出了根据本公开的另一实施例的具有与二维(2D)沟道材料集成的应变引
发结构的另一集成电路结构的截面图。
[0011]图3A示出了根据本公开的实施例的沿平面双栅极薄膜晶体管(TFT)的栅极“宽度”截取的截面图。
[0012]图3B示出了根据本公开的实施例的沿非平面双栅极薄膜晶体管(TFT)的栅极“宽度”截取的截面图。
[0013]图3C、图3D和图3E示出了根据本公开的实施例的非平面双栅极薄膜晶体管(TFT)的有角度截面图和直接截面图。
[0014]图4和图5是根据本文公开的实施例中的一者或多者的包括一个或多个具有与二维(2D)沟道材料集成的应变引发结构的薄膜晶体管的晶圆和管芯的顶视图。
[0015]图6是根据本文公开的实施例中的一者或多者的可以包括一个或多个具有与二维(2D)沟道材料集成的应变引发结构的薄膜晶体管的集成电路(IC)器件的截面侧视图。
[0016]图7是根据本文公开的实施例中的一者或多者的可以包括一个或多个具有与二维(2D)沟道材料集成的应变引发结构的薄膜晶体管的集成电路(IC)器件组件的截面侧视图。
[0017]图8示出了根据本公开的实施例的一种实施方式的计算装置。
具体实施方式
[0018]描述了具有与二维(2D)沟道材料集成的应变引发结构的薄膜晶体管。在以下描述中,阐述了很多具体细节,例如,具体的材料和工具加工体系,以便提供对本公开的实施例的透彻理解。对本领域技术人员将显而易见的是可以在没有这些具体细节的情况下实践本公开的实施例。在其他情况下,没有详细描述众所周知的特征,例如,单重金属镶嵌或双重金属镶嵌处理,以免不必要地使本公开的实施例难以理解。此外,应当理解在图中示出的各种实施例只是例示性的表示并且未必按比例绘制。在一些情况下,将按照对理解本公开最有帮助的方式将各项操作依次描述为多个分立的操作,然而不应将描述的顺序推断为暗示这些操作必然是顺序相关的。具体而言,未必按照所给出的顺序执行这些操作。
[0019]以下描述中还仅出于参考的目的使用了某些术语,并且因此这些术语并非旨在进行限制。例如,诸如“上部”、“下部”、“上方”、“下方”、“底部”、“顶部”等术语是指附图中提供参考的方向。诸如“正面”、“背面”、“后面”和“侧面”等的术语描述部件的部分在一致但任意的参照系内的取向和/或位置,通过参考描述所论述部件的文字和相关联的附图可以清楚地了解所述取向和/或位置。此类术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
[0020]本文描述的实施例可以涉及前端(FEOL)半导体处理和结构。FEOL是集成电路(IC)制作的第一部分,其中,在半导体衬底或半导体层中图案化出各个器件(例如,晶体管、电容器、电阻器等)。FEOL一般涵盖直至(但不包括)金属互连层的沉积的所有操作。在紧随最后的FEOL操作之后,结果通常是具有隔离开的晶体管(例如,没有任何导线)的晶圆。
[0021]本文描述的实施例可以涉及后端(BEOL)半导体处理和结构。BEOL是IC制作的第二部分,其中,采用晶圆上的布线(例如,一个或多个金属化层)对各个器件(例如,晶体管、电容器、电阻器等)进行互连。BEOL包括用于芯片对封装连接的接触部、绝缘层(电介质)、金属层级和接合部位。在制作阶段的BEOL部分中,形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代化的IC工艺而言,可以在BEOL中添加多于10个的金属层。
[0022]下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构或者既适用于FEOL处理和结构又适用于BEOL处理和结构。具体而言,尽管示例性处理方案可以是采用FEOL处理情境进行例示的,但是这样的方案同样可以适用于BEOL处理。类似地,尽管示例性处理方案可以是使用BEOL处理情境进行例示的,但是这样的方案同样可以适用于FEOL处理。
[0023]本文描述的一个或多个实施例涉及用于实现提高的接触电阻的带应变的过渡金属二硫属化物(TMD)晶体管。本文描述的一个或多个实施例涉及用于实现提高的迁移率的带应变的过渡金属二硫属化物(TMD)晶体管。实施例可以包括或者涉及前端晶体管、后端晶体管、薄膜晶体管或片上系统(SoC)技术中的一者或多者。
[0024]在第一方面中,描述了用于实现提高的本文档来自技高网
...

【技术保护点】

【技术特征摘要】
1.一种集成电路结构,包括:位于衬底上方的二维(2D)材料层;位于所述2D材料层上的栅极堆叠体,所述栅极堆叠体具有与第二侧相对的第一侧;位于所述2D材料层上并且与所述栅极堆叠体的所述第一侧相邻的第一栅极间隔体;位于所述2D材料层上并且与所述栅极堆叠体的所述第二侧相邻的第二栅极间隔体,其中,所述第一栅极间隔体和所述第二栅极间隔体在所述2D材料层上引发应变;位于所述2D材料层上并且与所述第一栅极间隔体相邻的第一导电结构;以及位于所述2D材料层上并且与所述第二栅极间隔体相邻的第二导电结构。2.根据权利要求1所述的集成电路结构,其中,所述第一栅极间隔体和所述第二栅极间隔体包括硅和氧。3.根据权利要求1所述的集成电路结构,其中,所述第一栅极间隔体和所述第二栅极间隔体包括硼和氮。4.根据权利要求1、2或3所述的集成电路结构,其中,所述2D材料层包括选自由硫化钼(MoS2)和硫化钨(WS2)组成的集合的硫化物材料。5.根据权利要求1、2或3所述的集成电路结构,其中,所述2D材料层包括选自由硒化钼(MoSe2)、硒化钨(WSe2)和硒化铟(InSe)组成的集合的硒化物材料,或者所述2D材料层包括MoTe2。6.一种集成电路结构,包括:位于衬底上方的鳍状物;沿所述鳍状物的侧面的二维(2D)材料层,其中,所述鳍状物在所述2D材料层上引发应变;位于所述2D材料层上的栅极堆叠体,所述栅极堆叠体具有与第二侧相对的第一侧;位于所述2D材料层上并且与所述栅极堆叠体的所述第一侧相邻的第一导电结构;以及位于所述2D材料层上并且与所述栅极堆叠体的所述第二侧相邻的第二导电结构。7.根据权利要求6所述的集成电路结构,其中,所述鳍状物包括硅和氧。8.根据权利要求6所述的集成电路结构,其中,所述鳍状物包括硼和氮。9.根据权利要求6、7或8所述的集成电路结构,其中,所述2D材料层包括选自由硫化钼(MoS2)和硫化钨(WS2)组成的集合的硫化物材料。10.根据权利要求6、7或8所述的集成电路结构,其中,所述2D材料层包括选自由硒化钼(M...

【专利技术属性】
技术研发人员:C
申请(专利权)人:英特尔公司
类型:发明
国别省市:

网友询问留言 已有0条评论
  • 还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。

1