一种综合信号测试平台及测试方法技术

本发明专利技术涉及信号测试领域，尤其涉及一种用于FPGA程序测试的、基于ARM和FPGA的信号测试平台及相应的综合信号测试方法，通过在ARM端以多线程的方式生成随机原始数据发送给FPGA，在FPGA平台上经过待测试程序的处理并经过AWGN高斯白噪声信道，并将测试结果传回ARM端，实现大数据量的误帧率和误码率测试。同时，本发明专利技术通过ARM端和FPGA端的联合流量控制，保证在不丢失数据的情况下使系统以最大化的速率传输数据；且ARM端通过将原始数据发送和译码结果接收分为两个线程，可以大大减少ARM的空闲时间，提高整个测试系统的工作效率。提高整个测试系统的工作效率。提高整个测试系统的工作效率。

【技术实现步骤摘要】
一种综合信号测试平台及测试方法


[0001]本专利技术涉及信号测试领域，尤其涉及一种用于FPGA程序测试的基于ARM与FPGA的综合信号测试平台及相应的综合信号测试方法。

技术介绍

[0002]目前，对于FPGA程序的测试主要通过EDA仿真软件实现，其通过testbench设计测试用例或者测试数据作为某个程序的输入，观察输出的数据是否正常进行验证。现有技术的方法适用于数据量较小的情况。随着通信系统的复杂性越来越高，FPGA端的程序也随之变得复杂，因此需要大数据量(通常为TB级别的数据量)对相关程序进行测试，在测试数据量很大的情况下，在EDA软件中进行测试会占用大量的CPU资源，运算效率较低，时间成本较高。

技术实现思路

[0003]为了克服通过EDA仿真软件测试FPGA端程序的方法所致的问题(具体包括占用CPU资源较多、运算速度较慢、灵活性较差以及面对大数据量时效率较低等缺点)，本专利技术提供了一种综合信号测试平台，其特征在于，该测试平台包括：
[0004]ARM，用于生成随机原始数据，并发送给FPGA；FPGA，用于执行被测试的FPGA程序，并进行误帧和/或误码计数，将计数结果传回ARM；所述的ARM根据计数结果过计算得到误帧率和/或误码率。
[0005]更优地，所述的FPGA包括AXI
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DMA IP核和AXIS DATA GPIO IP核；所述的AXI
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DMA IP核和AXIS DATA GPIO IP核通过AMBA总线实现ARM和FPGA之间的数据传输；所述的ARM和FPGA通过AXIS GPIO IP核进行外设信息的配置。
[0006]更优地，所述的FPGA还包括AXIS DATA FIFO IP核，用于ARM与FPGA之间和/或FPGA内部通信过程的流量控制。
[0007]更优地，所述的综合测试平台还包括上位机PC，所述的上位机PC通过UART总线对ARM端进行数据传输和参数配置。
[0008]更优地，所述的综合测试平台还包括存储装置，所述存储装置用于存储shell脚本和/或测试结果，其中，通过在shell脚本中预先配置测试帧数、信噪比参数，可以实现测试自动化。
[0009]本专利技术还提供了一种综合信号测试方法，其特征在于，该方法的步骤包括：步骤一，ARM根据外部设置的帧数生成原始测试数据，并按照一定帧格式进行组帧；步骤二，FPGA读取ARM端的原始测试数据后，由被测试的FPGA程序进行处理，得到并进行误帧和/或误码计数，其中，信道模型采用AWGN高斯白噪声信道；步骤三，ARM通过读取上述的误帧数和/或误码数，计算得到误帧率和/或误码率。
[0010]更优地，所述的ARM通过GPIO对FPGA进行参数配置，包括高斯白噪声信道的信噪比EbN0、和对数似然比LLR的噪声功率参数；所述的ARM端还通过GPIO和DMA接收来自FPGA端的
程序测试结果。
[0011]更优地，所述的ARM原始数据发送和译码结果接收分为两个线程。
[0012]更优地，还包括ARM运行流量控制的步骤，所述的ARM通过读取AXIS DATA FIFO 0的Tx Data Count，保证FPGA端的输入数据始终不断，并且不会丢失数据，同时ARM端通过读取AXIS DATA FIFO 1的Rx Data Count，保证输出端的数据能够及时读出，使得测试平台能够完整无误地发送和接受数据。所述的ARM运行流量控制的步骤包括：S10
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1)FPGA从ARM接收到的数据通过AXIS DATA FIFO 0后经过一系列的FPGA端待测试程序，送入AXIS DATA FIFO 1，并且通过另外一个DMA写入ARM内存；S10
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2)ARM根据AXIS DATA FIFO 0的Tx Data Count决定是否使能DMA从ARM内存中读取特定帧数的数据，具体而言：在Tx Data Count低于特定阈值时，ARM使能DMA从ARM内存中读取特定帧数的数据；所述“特定阈值”和“特定帧数的数据”根据实际的AXIS DATA FIFO 0深度和数据处理速度进行调整，使在“从ARM检测到Tx Data Count低于特定阈值后，到使能DMA开始从ARM内存中读取数据”的时间内AXIS DATA FIFO 0中始终有数据，同时使AXIS DATA FIFO 0中的剩余数据加上新写入的“特定帧数的数据”不会超过AXIS DATA FIFO 0的最大深度；S10
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3)ARM根据AXIS DATA FIFO 1的Rx Data Count数量决定是否使能DMA将特定帧数的数据写入ARM内存，具体而言：在Rx Data Count高于特定阈值时，ARM使能DMA将特定帧数的数据写入内存；所述“特定阈值”和“特定帧数的数据”根据实际的AXIS DATA FIFO 1深度和数据传输速度进行调整，使在“从ARM检测到Rx Data Count高于特定阈值后，到使能DMA开始向ARM内存中写入数据”的时间内AXIS DATA FIFO 1不会发生数据溢出，同时保证在取数的时候，AXIS DATA FIFO 1的深度不小于所取数据的量。
[0013]更优地，还包括FPGA运行流量控制的步骤，该步骤通过FIFO IP核进行模块间的流量控制，以及跨模块的流量控制，保证了数据连续并且不丢失。
[0014]所述的模块间的流量控制的步骤包括：步骤一，每一级模块只关注当前模块内部FIFO的状态；步骤二，若当前模块内部FIFO的状态为满，则拉低tready_out信号，若当前模块内部FIFO的状态不为满，则拉高tready_out信号；步骤三，若当前模块内部FIFO的状态为空，则拉低tvalid_in信号，若当前模块内部FIFO的状态不为空，则拉高tvalid_in信号。
[0015]所述的跨模块的流量控制的步骤包括：步骤一，当FPGA端内部的突发数据处理模块无法引出tready_in信号和tvalid_out信号时，采用单独的流量控制模块对突发数据处理模块的前一级模块和后一级模块的FIFO进行读写控制；步骤二，当前一级模块的FIFO有数据要发送给突发数据处理模块时，比较前一级模块的FIFO要发送的数据量与突发数据处理模块所需的连续输入的数据量：如果前一级模块的FIFO要发送的数据量大于突发数据处理模块所需的连续输入的数据量，则拉高data_available，如果前一级模块的FIFO要发送的数据量小于突发数据处理模块所需的连续输入的数据量，则拉低data_available；步骤三，通过prog_full_flag判断后一级模块的FIFO的剩余空间是否大于突发数据处理模块所要连续输出的数据量的两倍：若prog_full_flag为低，则后一级模块的FIFO的剩余空间大于突发数据处理模块所要连续输出的数据量的两倍，若prog_full_flag为高，则后一级模块的FIFO的剩余空间小于突发数据处理模块所要连续输出的数据量的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种综合信号测试平台，其特征在于，所述的综合信号测试平台包括：ARM，用于生成随机原始数据，并发送给FPGA；FPGA，用于执行被测试的FPGA程序，并进行误帧和/或误码计数，将计数结果传回ARM；所述的ARM根据计数结果过计算得到误帧率和/或误码率。2.根据权利要求1所述的综合信号测试平台，其特征在于，所述的FPGA包括AXI
‑
DMA IP核和AXIS DATA GPIO IP核；所述的AXI
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DMA IP核和AXIS DATA GPIO IP核通过AMBA总线实现ARM和FPGA之间的数据传输；所述的ARM和FPGA通过AXIS GPIO IP核进行外设信息的配置。3.根据权利要求1所述的综合测试平台，其特征在于，所述的FPGA还包括AXIS DATA FIFO IP核，用于ARM与FPGA之间和/或FPGA内部通信过程的流量控制。4.根据权利要求1所述的综合测试平台，其特征在于，所述的综合测试平台还包括上位机PC，所述的上位机PC通过UART总线对ARM端进行数据传输和参数配置。5.根据权利要求1所述的综合测试平台，其特征在于，所述的综合测试平台还包括存储装置，所述存储装置用于存储shell脚本和/或测试结果，其中，通过在shell脚本中预先配置测试帧数、信噪比参数，可以实现测试自动化。6.一种综合信号测试方法，其特征在于，所述的综合信号测试方法的步骤包括：S6
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1)ARM根据外部设置的帧数生成原始测试数据，并按照一定帧格式进行组帧；S6
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2)FPGA读取ARM端的原始测试数据后，由被测试的FPGA程序进行处理，得到并进行误帧和/或误码计数，其中，信道模型采用AWGN高斯白噪声信道；S6
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3)ARM通过读取上述的误帧数和/或误码数，计算得到误帧率和/或误码率。7.根据权利要求6所述的综合信号测试方法，其特征在于，所述的ARM通过GPIO对FPGA进行参数配置，包括高斯白噪声信道的信噪比EbN0、和对数似然比LLR的噪声功率参数；所述的ARM端还通过GPIO和DMA接收来自FPGA端的程序测试结果。8.根据权利要求6所述的综合信号测试方法，其特征在于，所述的ARM原始数据发送和译码结果接收分为两个线程。9.根据权利要求6所述的综合信号测试方法，其特征在于，还包括ARM运行流量控制的步骤，所述的ARM通过读取AXIS DATA FIFO 0的Tx Data Count，保证FPGA端的输入数据始终不断，并且不会丢失数据，同时ARM端通过读取AXIS DATA FIFO 1的Rx Data Count，保证输出端的数据能够及时读出，使得测试平台能够完整无误地发送和接受数据。10.根据权利要求9所述的综合信号测试方法，其特征在于，所述的ARM运行流量控制的步骤包括：S10
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1)FPGA从ARM接收到的数据通过AXIS DATA FIFO 0后经过一系列的FPGA端待测试程序，送入AXIS DATA FIFO 1，并且通过另外一个DMA写入ARM内存；S10
‑
2)ARM根据AXIS DATA FIFO 0的Tx Data Count决定是否使能DMA从ARM内存中读取特定帧数的数据，具体而言：在Tx Data Count低于特定阈值时，ARM使能DMA从ARM内存中读取特定帧数的数据；所述“特定阈值”和“特定帧数的数据”根据实际的AXIS DATA FIFO 0深度和数据处理
速度进行调整，使在“从ARM检测到Tx Data Count低于特定阈值后，到使能DMA开始从ARM内存中读取数据”的时间内AXIS DATA FIF...

【专利技术属性】
技术研发人员：陈轩，王竹刚，赵蔚宸，康婧，胡婉如，刘迪，王静，梅如如，
申请(专利权)人：中国科学院国家空间科学中心，
类型：发明
国别省市：