一种薄膜电阻结构制造技术

本发明专利技术提供一种薄膜电阻结构，包括从下往上依次叠置的衬底、N型层、噪声抑制层、介质层及电阻层，其中，所述噪声抑制层包括在水平方向上交替排列的N型掺杂层及P型掺杂层。本发明专利技术的薄膜电阻结构主要利用噪声抑制层中的交替排列的N型掺杂层及P型掺杂层形成的背靠背双极管结构，在PN结反向偏置时空间电荷区增大了电阻，从而抑制阱区的电势波动或衬底噪声对上层电阻信号传输的影响，提高器件性能的稳定性和可靠性。和可靠性。和可靠性。

【技术实现步骤摘要】
一种薄膜电阻结构


[0001]本专利技术属于半导体生产制造领域，涉及一种薄膜电阻结构。

技术介绍

[0002]硅基集成薄膜电阻是许多模拟集成电路重要的元件，如有源滤波器、R型数模转换器、带隙基准电路和仪表放大器。集成电阻的电学特性强烈影响这些模拟电路的性能，如工艺波动、温度系数、电压系数等。为了促进集成电阻的电学特性，相应技术被陆续提出，例如通过保持电阻体区的最小宽度，只改变体区长度而改变电阻值，或尽量使用多条小值电阻串联而避免大电阻体区过长等设计技巧来设计专用的匹配的电阻版图，但是这些技术对集成电阻整体电学性能的提升有限。随着对于薄膜电阻性能的高精度、低噪声和热稳定性的性能要求越来越高，除了碳膜电阻外，金属膜电阻也被应用于作为半导体器件上的电阻元件使用，例如通常采用铬硅(CrSi)、和镍铬(NiCr)等材料被用于制备薄膜电阻以达到实现低温度系数的技术效果。
[0003]通常，类似的薄膜电阻被制作于多晶硅上方，尽管薄膜电阻本身已经具备较好的低噪声和高频功率提供的性能，但是在高频或者低噪声的实际应用场景中，器件中位于薄膜电阻下方的底部器件有源区内电势波动将通过寄生的电阻或电容耦合进入电阻，进而影响电阻的信号传输，对芯片的正常运行造成不利影响，例如，会影响器件的时序或功能。
[0004]因此，如何提供一种薄膜电阻结构，以实现抑制器件内部结构的电势波动对电阻信号传输的不利影响，成为本领域技术人员亟待解决的一个重要技术问题。
[0005]应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

技术实现思路

[0006]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种薄膜电阻结构，用于解决现有技术中器件中位于薄膜电阻下方的底部器件有源区内电势波动将通过寄生的电阻或电容耦合进入电阻，进而影响电阻的信号传输并进一步芯片的正常运行造成不利影响的问题。
[0007]为实现上述目的及其他相关目的，本专利技术提供一种薄膜电阻结构，包括从下往上依次叠置的衬底、N型层、噪声抑制层、介质层及电阻层，其中，所述噪声抑制层包括在水平方向上交替排列的N型掺杂层及P型掺杂层。
[0008]可选地，所述薄膜电阻结构包括第一噪声抑制层及位于所述第一噪声抑制层上方的第二噪声抑制层，所述第一噪声抑制层包括在水平方向上交替排列的第一浓度N型掺杂层及第一浓度P型掺杂层，所述第二噪声抑制层包括在水平方向上交替排列的第二浓度N型掺杂层及第二浓度P型掺杂层，所述第二浓度高于所述第一浓度。
[0009]可选地，所述第二浓度N型掺杂层位于所述第一浓度P型掺杂层正上方，所述第二
浓度P型掺杂层位于所述第一浓度N型掺杂层正上方。
[0010]可选地，所述第一浓度N型掺杂层的掺杂元素包括As及P中的至少一种，所述第一浓度N型掺杂层的掺杂浓度范围是1e18 cm
‑3~5e18 cm
‑3，所述第一浓度P型掺杂层的掺杂元素包括B，所述第一浓度P型掺杂层的掺杂浓度范围是1e18 cm
‑3~5e18 cm
‑3；所述第二浓度P型掺杂层的掺杂元素包括B，掺杂浓度范围是1e20 cm
‑3~5e20 cm
‑3；所述第二浓度N型掺杂层的掺杂元素包括As及P中的至少一种，掺杂浓度范围是1e20 cm
‑3~5e20 cm
‑3。
[0011]可选地，所述衬底包括硅衬底及锗硅衬底中的至少一种。
[0012]可选地，所述电阻层的材质包括金属、金属硅化物及多晶硅中的至少一种。
[0013]可选地，所述N型层的掺杂元素包括As及P中的至少一种，所述N型层的掺杂浓度范围是1e17 cm
‑3~5e17 cm
‑3。
[0014]可选地，还包括沟槽隔离结构，所述沟槽隔离结构垂向贯穿所述噪声抑制层。
[0015]可选地，还包括第一电阻接触部与第二电阻接触部，所述第一电阻接触部与所述电阻层的一端连接，所述第二电阻接触部与所述电阻层的另一端连接。
[0016]可选地，所述介质层的材质包括氧化硅及氮化硅中的至少一种。
[0017]如上所述，本专利技术的薄膜电阻结构，包括从下往上依次叠置的衬底、N型层、噪声抑制层、介质层及电阻层，其中，所述噪声抑制层包括在水平方向上交替排列的N型掺杂层及P型掺杂层。本专利技术的薄膜电阻结构主要利用噪声抑制层中的交替排列的N型掺杂层及P型掺杂层形成的背靠背双极管结构，在PN结反向偏置时空间电荷区增大了电阻，从而抑制阱区的电势波动或衬底噪声对上层电阻信号传输的影响，提高器件性能的稳定性和可靠性。
附图说明
[0018]图1显示为本专利技术的薄膜电阻结构于实施例一中的剖面结构示意图。
[0019]图2显示为本专利技术的薄膜电阻结构于实施例二中的剖面结构示意图。
[0020]元件标号说明：1 衬底，2 N型层，3 噪声抑制层，31 第一浓度N型掺杂层，32 第一浓度P型掺杂层，33 第二浓度N型掺杂层，34 第二浓度P型掺杂层，4 介质层，5 电阻层，6 沟槽隔离结构，7 第一电阻接触部，8 第二电阻接触部。
实施方式
[0021]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0022]请参阅图1至图2。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
[0023]本实施例提供一种薄膜电阻结构，请参阅图1，显示为本实施例的半导体结构的剖
面示意图，该薄膜电池结构包括从下往上依次叠置的衬底1、N型层2、噪声抑制层3、介质层4及电阻层5，其中，所述噪声抑制层3包括在水平方向上交替排列的N型掺杂层及P型掺杂层。
[0024]作为示例，所述衬底1包括硅衬底1及锗硅衬底1中的至少一种，本实施例中的衬底1为硅衬底1。
[0025]作为示例，所述N型层2的掺杂元素包括As及P中的至少一种，所述N型层2的掺杂浓度范围是1e17 cm
‑3~5e17 cm
‑3，本实施例中所述N型层2的掺杂元素包括As。
[0026]作为示例，所述噪声抑制层3包括单层或多层结构，本实施例中所述噪声抑制层3为单层结构，所述噪声抑制层3包括在水平方向上交替排列的第一浓度N型掺杂层31及第一浓度P型掺杂层32，所述第一浓度N型掺杂层31的掺杂元素包括As及P中的至少一种，所述第一浓本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种薄膜电阻结构，其特征在于，包括从下往上依次叠置的衬底、N型层、噪声抑制层、介质层及电阻层，其中，所述噪声抑制层包括在水平方向上交替排列的N型掺杂层及P型掺杂层。2.根据权利要求1所述的薄膜电阻结构，其特征在于：所述薄膜电阻结构包括第一噪声抑制层及位于所述第一噪声抑制层上方的第二噪声抑制层，所述第一噪声抑制层包括在水平方向上交替排列的第一浓度N型掺杂层及第一浓度P型掺杂层，所述第二噪声抑制层包括在水平方向上交替排列的第二浓度N型掺杂层及第二浓度P型掺杂层，所述第二浓度高于所述第一浓度。3.根据权利要求2所述的薄膜电阻结构，其特征在于：所述第二浓度N型掺杂层位于所述第一浓度P型掺杂层正上方，所述第二浓度P型掺杂层位于所述第一浓度N型掺杂层正上方。4.根据权利要求2所述的薄膜电阻结构，其特征在于：所述第一浓度N型掺杂层的掺杂元素包括As及P中的至少一种，所述第一浓度N型掺杂层的掺杂浓度范围是1e18 cm
‑3~5e18 cm
‑3，所述第一浓度P型掺杂层的掺杂元素包括B，所述第一浓度P型掺杂层的掺杂浓度范围是1e18 cm
‑3~5e18 cm
‑3；所述第二浓度P型...

【专利技术属性】
技术研发人员：刘尧，史林森，刘兴龙，朱志晞，江艳，刘森，
申请(专利权)人：微龛广州半导体有限公司，
类型：发明
国别省市：