用于沟槽栅极场效应晶体管的场板布置制造技术

本申请案的实施例涉及用于沟槽栅极场效应晶体管的场板布置。一种沟槽栅极金属氧化物半导体MOSFET装置(100)包含具有被掺杂为第一导电性类型的半导体表面层(108)的衬底(109)。至少一个沟槽栅极MOSFET单元(105)位于所述半导体表面层中或其上方，且包含位于所述半导体表面层中被掺杂为第二导电性类型的主体区域(102)，及位于所述主体区域的顶部上被掺杂为所述第一导电性类型的源极区域(103)。沟槽从所述半导体表面层的顶部侧向下延伸，所述沟槽邻接所述主体区域且用介电材料(105c)来加衬。包含多晶硅的场板(105b)位于所述沟槽中，且栅极电极(105a)位于所述场板上方。所述场板具有底部部分(105b1)、中间部分(105b2)及顶部部分(105b3)，其中所述底部部分比所述中间部分窄，且所述中间部分比所述顶部部分窄。且所述中间部分比所述顶部部分窄。且所述中间部分比所述顶部部分窄。

【技术实现步骤摘要】
用于沟槽栅极场效应晶体管的场板布置


[0001]本公开涉及半导体装置，更特定来说涉及垂直沟槽栅极金属氧化物半导体场效应晶 体管(MOSFET)。

技术介绍

[0002]一种类型的功率MOSFET是沟槽栅极MOSFET，所述沟槽栅极MOSFET经设计以通 过将电流从半导体裸片的顶部表面垂直地传导到底部表面而处置显著功率并提供高功 率驱动能力。沟槽栅极MOSFET在其有源区域中通常包含大量平行连接的有源沟槽栅极 MOSFET单元，每一有源沟槽栅极MOSFET单元包含形成于半导体裸片中的沟槽，其中 每一有源沟槽具有周围源极区域及相反掺杂的主体区域，且其中沟槽为足够深的以穿过 主体区域到达半导体裸片的顶部表面下面的漂移区域。
[0003]每一有源沟槽栅极单元具有埋入于沟槽中的包括栅极电极的栅极堆叠，所述栅极电 极通常包含经掺杂多晶硅及栅极电介质。栅极电极在被适当偏置时借助于使得MOSFET 单元能够被接通的场效应而控制其附近的主体区域中的电流传导，从而使得电流能够在 源极与漏极之间流动，所述漏极具有位于半导体裸片的底部侧上的漏极触点。

技术实现思路

[0004]提供此
技术实现思路
以按简化形式引入下文在包含所提供的图式的具体实施方式中进 一步描述的所揭示概念的精选。本公开的各种所揭示方法及装置可有益地应用于包含沟 槽场板的晶体管及集成电路。尽管此类实施例可预期减少缺陷(例如，沟槽栅极周围源极 区域之间的泄漏)，但除非在特定权利要求中明确陈述，否则无特定结果是要求。
[0005]与45V技术相比，未来一代沟槽栅极MOSFET可需要沿着沟槽的厚2倍的场板介电层 (沟槽壁电介质)以适应100V操作电压，较厚场板电介质提供较高介电击穿电压。然而， 专利技术人已发现，较厚沟槽壁介电层可在湿法蚀刻工艺期间在沟槽壁介电层的侧壁的顶部 部分中产生显著凹部，所述湿法蚀刻工艺在生长底部介电(例如，氧化硅)层以将栅极电 极与场板隔离之前发生。此底切可导致栅极电介质中的缺陷，其中在凹部中的栅极电介 质比在栅极电极的其余部分处显著更薄，从而使栅极电极与场板之间的电隔离降级。此 类缺陷可导致栅极与源极之间的显著电流泄漏，从而导致合格率损失。
[0006]专利技术人已发现，可通过薄化位于沟槽场板的顶部处的顶部沟槽壁介电层的小部分而 减少或消除此类缺陷。在基线装置可具有具备两个宽度的场板(双重宽度场板)的情况下， 添加薄沟槽壁介电层部分会产生具有三个不同宽度的场板(三重宽度场板)，即，在沟槽 的高度/厚度方向上具有沿着场板的三个不同厚度的对应沟槽壁介电层。虽然在本文中描 述具有场板的三个不同多晶硅宽度的实例，但具有场板的四个或多于四个多晶硅宽度也 是可能的。
[0007]所揭示方面包含一种沟槽栅极MOSFET装置，其具有衬底，所述衬底具有被掺杂为 第一导电性类型的半导体表面层。至少一个沟槽栅极MOSFET单元位于所述半导体表面 层
中或其上方，且包含在所述半导体表面层中被掺杂为第二导电性类型的主体区域，及 在所述主体区域的顶部上被掺杂为所述第一导电性类型的源极区域。沟槽从所述半导体 表面层的顶部侧向下延伸，所述沟槽邻接所述主体区域且用介电材料来加衬。包含多晶 硅的场板位于所述沟槽中，且栅极电极位于所述场板上方。所述场板具有底部部分、中 间部分及顶部部分，其中所述底部部分比所述中间部分窄，且所述中间部分比所述顶部 部分窄。
[0008]所揭示方面进一步包含一种制作晶体管的方法。所述方法包含：在半导体衬底上方 的半导体层中形成多个沟槽，所述多个沟槽包含第一沟槽及第二沟槽。在所述沟槽的第 一侧壁及第二侧壁上形成栅极介电层，且在所述第一侧壁与所述第二侧壁之间形成栅极 电极。在所述第一侧壁及所述第二侧壁上形成介电衬里，所述介电衬里具有在所述沟槽 的底部处具备第一厚度的第一部分、在所述第一部分与所述栅极介电层之间具备小于所 述第一厚度的第二厚度的第二部分，及在所述第二部分与所述栅极介电层之间具备小于 所述第二厚度的第三厚度的第三部分。在所述沟槽中形成导电场板，所述场板具有具备 第一宽度的底部部分、在所述底部部分与所述栅极电极之间具备大于所述第一宽度的第 二宽度的中间部分，及在所述中间部分与所述栅极电极之间具备大于所述第二宽度的第 三宽度的顶部部分。
附图说明
[0009]现在将参考未必按比例绘制的附图，其中：
[0010]图1描绘所揭示垂直沟槽栅极MOSFET装置的高级俯视图描绘，所述垂直沟槽栅极MOSFET装置具有位于裸片的有源区域中的多个有源沟槽栅极MOSFET单元连同提供环 绕装置的有源区域的结终止区域的外结终止沟槽，其中多晶硅栅极通过彼此平行的实例 展示。
[0011]图2是沿着图1中所展示的切割线2
‑
2的横截面图，其展示具有三重宽度场板的实例性 沟槽栅极n沟道MOSFET装置。
[0012]图3A到3I展示与形成图2中所展示的沟槽栅极n沟道MOSFET装置的第一实例性方 法中的步骤对应的具有三重宽度场板、具有有源沟槽栅极单元的工艺中所揭示沟槽栅极 n沟道MOSFET装置的连续横截面图。
[0013]图4展示基于参数Igss(在12V下测量的栅极到源极泄漏)的来自实际晶片探针合格 率数据的数据比较，其将具有三重宽度场板的所揭示沟槽栅极n沟道MOSFET装置的探 针合格率与具有双重宽度场板的沟槽栅极n沟道MOSFET装置进行比较。可看出三重宽 度场板MOSFET装置的探针合格率是与双重宽度场板MOSFET装置相比的约四倍。
[0014]图5A到5I展示与形成图2中所展示的沟槽栅极n沟道MOSFET装置的第二实例性方 法中的步骤对应的具有三重宽度场板、具有有源沟槽栅极单元的工艺中所揭示沟槽栅极 n沟道MOSFET装置的连续横截面图。
[0015]图6图解说明用于集成电路中的图2的实例性沟槽栅极MOSFET装置。
具体实施方式
[0016]参考图式描述实例性方面，其中使用相似参考编号来标示类似或等效元件。动作或 事件的所图解说明排序不应视为限制性的，这是因为一些动作或事件可以不同次序发生 及/或与其它动作或事件同时发生。此外，可不需要一些所图解说明动作或事件来实施
根 据本公开的方法。
[0017]而且，如本文中所使用的未进一步限制条件的术语“连接到”或“与
…
连接”(及类 似术语)打算描述间接或直接电连接。因此，如果第一装置“连接”到第二装置，那么所 述连接可通过其中在路径中仅存在寄生现象的直接电连接或通过经由包含其它装置及 连接的介入物项的间接电连接。对于间接连接，介入物项通常不修改信号的信息。
[0018]图1描绘展示为具有任选外栅极结终止沟槽130的所揭示垂直沟槽栅极n沟道 MOSFET装置100的增强高级俯视图描绘，所述任选外栅极结终止沟槽提供环绕有源区 域的结终止区域，所述有源区域具有展示为各自具有多晶硅栅极105a的多个有源沟槽栅 极MOSFET单元105。虽然在本文中通常描述NMOS晶体管，但本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制作晶体管的方法，其包括：在半导体衬底(109)上方的半导体层(108)中形成多个沟槽，所述多个沟槽包含第一沟槽及第二沟槽；在所述沟槽的第一侧壁及第二侧壁上形成栅极介电层(105d)，且在所述第一侧壁与所述第二侧壁之间形成栅极电极(105a)；在所述第一侧壁及所述第二侧壁上形成介电衬里(105c)，所述介电衬里具有在所述沟槽的底部处具备第一厚度的第一部分(105c1)、在所述第一部分与所述栅极介电层之间具备小于所述第一厚度的第二厚度的第二部分(105c2)，及在所述第二部分与所述栅极介电层之间具备小于所述第二厚度的第三厚度的第三部分(105c3)；在所述沟槽中形成导电场板(105b)，所述场板具有具备第一宽度的底部部分(105b1)、在所述底部部分与所述栅极电极之间具备大于所述第一宽度的第二宽度的中间部分(105b2)，及在所述中间部分与所述栅极电极之间具备大于所述第二宽度的第三宽度的顶部部分(105b3)。2.根据权利要求1所述的方法，其中所述形成所述场板包含：在所述第一侧壁及所述第二侧壁上形成介电层；在所述第一侧壁与所述第二侧壁之间用包括多晶硅的初始填充物材料填充所述沟槽；回蚀所述初始填充物材料，借此在所述沟槽内形成第一剩余多晶硅部分；薄化位于所述第一剩余多晶硅部分上面的所述介电层；用包括多晶硅的第二填充物材料填充所述沟槽；回蚀所述第二填充物材料，借此在所述沟槽内形成第二剩余多晶硅部分；薄化位于所述第二剩余部分上面的所述介电层；及用包括多晶硅的第三填充物材料填充所述沟槽。3.根据权利要求1所述的方法，其中所述形成所述场板包含：在所述第一侧壁及所述第二侧壁上形成介电层；在所述第一侧壁与所述第二侧壁之间用牺牲层填充所述沟槽；回蚀所述牺牲层，借此暴露所述介电层的第一部分；薄化所述介电层的所述第一部分；回蚀所述牺牲层，借此暴露所述介电层的第二部分；及薄化所述介电层的所述第一部分及所述第二部分。4.根据权利要求1所述的方法，其中所述栅极介电层具有处于从到的范围内的厚度。5.根据权利要求1所述的方法，其中形成所述栅极电极包含在所述栅极电极中形成凹部。6.根据权利要求1所述的方法，其中所述半导体衬底是经n型掺杂的。7.根据权利要求1所述的方法，其进一步包括形成介于所述第一沟槽与所述第二沟槽之间的主体区域及位于所述主体区域内的第一掺杂区域，所述第一掺杂区域提供沟槽栅极MOSFET的源极且所述半导体衬底提供所述沟槽栅极MOSFET的漏极。8.根据权利要求7所述的方法，其进一步包括在所述第一沟槽及所述第二沟槽上方沉积金属前介电PMD层且形成穿过所述PMD层的触点，包含到所述主体区域的第一触点及到所
述栅极电极的第二触点，其中形成所述第一触点进一步包括蚀刻穿过所述第一掺杂区域以到达所述主体区域。9....

【专利技术属性】
技术研发人员：金成龙，T，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：