一种基于FPGA的全流水16位干扰模拟方法技术

本发明专利技术公开了一种基于FPGA的全流水16位干扰模拟方法，该技术包括电源部件，QSPI FLASH部件，高速ADC部件，FPGA SOC部件，高速DAC部件，时钟部件，变压器部件。通过两路变压器输入的中频信号，经高速ADC进行采样后输出给FPGA，FPGA根据中频采样信号和设定的目标相对速度、相对延迟，实现对干扰信号的多普勒、群延迟调制，高速DAC部将两路数字信号转化为中频输出信号，输出给变压器部件滤波输出，改善中频信号质量，完成干扰信号的生成。本发明专利技术通过使用32阶低通半带滤波器、双端口RAM及复数乘法单元等降低了硬件资源需求，并且提升了系统处理响应速度。该发明专利技术能够同时实现两路1.5GHz瞬时带宽高杂散干扰模拟，可用于导引头雷达等目标检测识别、跟踪功能测试。跟踪功能测试。跟踪功能测试。

【技术实现步骤摘要】
一种基于FPGA的全流水16位干扰模拟方法


[0001]本专利技术涉及一种基于FPGA(现场可编程门阵列，Field Programming Gates Array)的高动态干扰模拟方法，可用于较高多音动态的目标和干扰模拟，属电子战


技术介绍

[0002]复杂电磁环境雷达的适应性考量，需要同时模拟干扰信号和目标信号来进行验证。雷达目标、干扰模拟器技术，产生特定条件下的目标和干扰，主要用于验证雷达的检测、跟踪和成像性能，并为雷达系统联调、雷达各子系统的调试提供有效的调试平台，亦是训练雷达操作人员的有效工具，可广泛用于电子对抗、侦查、雷达探测、武器装备研制、性能试验和鉴定提供相应的电磁信号环境，以便正确评估武器装备的技术指标。雷达目标、干扰模拟器分为基于DRFM(数字射频存储，Digital Radio Frequency Memory)的转发式干扰模拟方法和基于参数估计的再生式干扰模拟方法。由于基于DRFM的干扰模拟方法具有产生速度快，信号相干性强的优点，在干扰模拟方法中广泛得到了应用。
[0003]作为电子对抗核心技术，DRFM技术的数据流量化位数则决定了目标和干扰模拟的杂散。一般地，在不考虑ADC等硬件模块的杂散下，16位量化的数字中频数据的杂散可以做到SJNR≈6*16(量化位数)+2dB＝98dB。因此，在考虑信号杂散的基础上，目标和干扰模拟的多音动态可以很高。比如，设定输出信号最大杂散
‑
50dBc时，则基于FPGA和DRFM的16位干扰模拟方法可以做到98dB
‑
50dB＝48dB的多音动态范围(实际输出受限于DAC模块量化位数)。
[0004]作为DRFM技术的重要技术指标，全流水则保证了系统响应的快慢。特别是对于干扰模拟，更快的响应速度大大提高电子对抗性能。特别在随队式和近距离干扰场景中，典型的干扰模拟主机如图1所示。美国的EA
‑
18G干扰吊舱典型干扰机在1990年左右已经能做到1us延时，并在海湾战争中大放异彩。到了现在，美国更是能做到400ns延时的目标和干扰模拟。同时，传统低量化位宽的DRFM技术在保证信号的杂散基础上，无法模拟出多信号的环境，而现代战争的电磁环境非常复杂，基本上不存在单信号的电磁环境。
[0005]为此，必须研制相应的雷达测试设备，而关键部分就是产生全流水、高杂散的数字模拟信号，同时要适应但不限于单雷达信号(比如防空导引头雷达)，用以检测雷达是否可以正常工作于复杂电磁信号环境，减少外场调试时间。

技术实现思路

[0006]专利技术目的：提供一种基于FPGA的全流水16位干扰模拟方法，通过硬件编程语言HDL实现该技术的功能。
[0007]技术方案：提供一种基于FPGA的全流水16位干扰模拟方法，包括电源部件，QSPI FLASH部件，高速ADC部件，FPGA SOC部件，高速DAC部件，时钟部件，变压器部件；
[0008]电源部件包括模拟电源模块和数字电源模块，模拟电源模块和高速ADC部件、高速DAC部件、时钟部件和变压器部件连接，数字电源模块和QSPI FLASH部件和FPGA SOC部件连
接；高速ADC部件输出给FPGA SOC部件，与电源部件、变压器部件和FPGA SOC部件相连；高速DAC部件接收FPGA SOC部件的数字信号，与电源部件、变压器部件和FPGA SOC部件相连；QSPI FLASH部件与电源部件和FPGA SOC部件相连；FPGA SOC部件与时钟部件、高速ADC部件、电源部件和高速DAC部件相连；时钟部件与电源部件、高速ADC部件和高速DAC部件相连；变压器部件分别与电源部件、高速ADC部件和高速DAC部件相连。
[0009]根据本专利技术的一个方面，所述电源部件选用芯片器件为LTM4644IY_PBF电源芯片，稳定性强，输出功率大。
[0010]根据本专利技术的一个方面，所述高速ADC部件根据奈奎斯特采样率大于输入带宽两倍的要求，可选择3.2GSPS采样率且量化位数为12的双核采样ADC器件ADC12DL32，增加输入采样信号的信杂比。
[0011]根据本专利技术的一个方面，所述QSPI FLASH部件选用SPANSION FL256SAIF00，焊接简单，方便维护。
[0012]根据本专利技术的一个方面，所述FPGA SOC部件选用XC7Z045FFG900
‑
2，具备丰富的可编程FPGA和CPU，为软件自由升级，多信号干扰技术奠定基础，如图2所示。
[0013]根据本专利技术的一个方面，所述高速DAC部件根据奈奎斯特采样率大于输入带宽两倍的要求，可选择3.2GSPS采样率且量化位数为12的双核采样DAC器件EV12DS130，增加输出信号的杂散。
[0014]根据本专利技术的一个方面，所述FPGA SOC部件单元的程序设计采用流水线结构的低耦合高内聚的模块化设计，包括ADC配置单元、DAC配置单元、DDC单元、DUC单元、基带频移单元和基带延迟单元，在所述FPGA SOC部件内，ADC配置单元与DDC单元相连，DDC单元与基带延迟单元相连，基带延迟单元与基带频移单元相连，基带频移单元与DUC单元相连，DUC单元与DAC配置单元相连。其中，ADC配置单元对所述高速ADC部件的寄存器配置并对中频输入进行3.2GSPS采样，DDC单元对数字采样进行数字下变频产生基带复数信号，基带延迟单元对基带复数信号进行存储延时，基带频移单元对基带复数信号进行多普勒调制，DUC单元对多普勒调制信号进行数字上变频产生干扰模拟数字信号，DAC配置单元对所述高速DAC部件的寄存器配置并将干扰模拟数字信号转换为高速DAC部件的所需的数据格式。
[0015]根据本专利技术的一个方面，所述ADC配置单元完成对中频输入3.2GSPS采样得到12位数字中频信号n∈[0,1,2,
…
,N
‑
1]，其中，T
s
采样时间，f
c
为输入信号载频。
[0016]根据本专利技术的一个方面，所述所述DDC单元对12位数字中频信号y(n)进行数字下变频产生16位数字基带信号y
IQ
(n)：
[0017][0018]其中，LPF{
·
}为32阶低通半带滤波器，D2[
·
]将非零数据率抽取，数据率降低一半。
[0019]根据本专利技术的一个方面，所述基带延迟单元基于存储RAM18e双端口读取查表实现16位数字基带信号y
IQ
(n)延时，从而变为16位基带延迟信号即：
[0020][0021]其中，N为输入信号延迟，单位为信号系统时钟周期5ns。
[0022]根据本专利技术的一个方面，所述干扰目标延迟的基带频移单元基于复数乘法DSP48E1单元实现16位基带延迟信号频移，从而变为16位基带频移信号即：
[0023][0024]其中，M为干扰目标总数，f
di
＝2v/λ为干扰目标i本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的全流水16位干扰模拟方法，其特征在于，该技术包括电源部件，QSPI FLASH部件，高速ADC部件，FPGA SOC部件，高速DAC部件，时钟部件，变压器部件；电源部件包括模拟电源模块和数字电源模块，模拟电源模块和高速ADC部件、高速DAC部件、时钟部件和变压器部件连接，数字电源模块和QSPI FLASH部件和FPGA SOC部件连接；高速ADC部件输出给FPGA SOC部件，与电源部件、变压器部件和FPGA SOC部件相连；高速DAC部件接收FPGA SOC部件的数字信号，与电源部件、变压器部件和FPGA SOC部件相连；QSPI FLASH部件与电源部件和FPGA SOC部件相连；FPGA SOC部件与时钟部件、高速ADC部件、电源部件和高速DAC部件相连；时钟部件与电源部件、高速ADC部件和高速DAC部件相连；变压器部件分别与电源部件、高速ADC部件和高速DAC部件相连。所述电源部件，将12V直流电压转换为整个系统的电压，分为两个模块，一个模拟电源输出模块和一个数字电源输出模块，基于12V直流电压，模拟电源输出单元和高速ADC部件、高速DAC部件、时钟部件及变压器部件连接，输出3.3V，数字电源输出单元和QSPI FLASH部件和FPGA SOC部件连接，输出电压3.3V,1.8V和1V；所述QSPI FLASH部件，将FPGA SOC部件的程序存储，上电时根据FPGA SOC部件的自举电路读写程序，与电源部件和FPGA SOC部件相连；所述高速ADC部件，将两路变压器部件输入的中频输入信号进行3.2GSPS采样，输出给FPGA SOC部件，与电源部件和FPGA SOC部件相连；所述FPGA SOC部件，根据中频采样信号和设定的目标相对速度、相对延迟，实现对数字中频信号的多普勒、群延迟调制，与高速ADC部件、高速DAC部件、电源部件和QSPI FLASH部件相连。所述高速DAC部件，将两路3.2GSPS数字信号转化为中频输出信号，输出给变压器部件，与电源部件和FPGA SOC部件相连；所述变压器部件，将中频信号滤波输出，改善中频信号质量。2.根据权利要求1所述的一种基于FPGA的全流水16位干扰模拟方法，其特征在于，所述FPGA SOC部件单元的程序设计采用流水线结构的低耦合高内聚的模块化设计，包括ADC配置单元、DAC配置单元、DDC单元、DUC单元、基带频移单元和基带延迟单元，在所述FPGA SOC部件内，ADC配置单元与DDC单元相连，DDC单元与基带延迟单元相连，基带延迟单元与基带频移单元相连，基带频移单元与DUC单元相连，DUC单元与DAC配置单元相连。其中，ADC配置单元对所述高速ADC部件的寄存器配置并对中频输入进行3.2GSPS采样，DDC单元对数字采样进行数字下变频产生基带复数信号，基带延迟单元对基带复数信号进行存储延时，基带频移单元对基带复数信号进行多普勒调制，DUC单元对多普勒调制信号进行数字上变频产生干扰模拟数字信号，DAC配置单元对所述高速DAC部件的寄存器配置并将干扰模拟数字信号转换为高速DAC部件的所需的数据格式。3.根据权利要求1所述的一种基于FPGA的全流水16位干扰模拟方法，其特征在于，ADC配置单元基于3.2GSPS寄存器配置，将采样的中频信号n∈[0,1,2,
…
,N
‑
1]并行16路输出，其中，T
s
采样时间，f
c
为输入信号载频，数据采样位宽12位，系统运行时钟频率为200MHz。4.根据权利要求1所述的一种基于FPGA的全流水16位干扰模拟方法，其特征在于，DDC单元滤波器采用32阶半带滤波器，乘法器输入位宽分别为中频数据12位，系数16位，基于四
舍五入六取偶，乘法器输出位宽为12位，采用的DSP48E1乘法器个数...

【专利技术属性】
技术研发人员：刘连照，王道酉，戴幻尧，徐宙，杨会民，张泽华，马晖，李超，
申请(专利权)人：中国人民解放军六三八九二部队，
类型：发明
国别省市：