基于虚设技术的电路排布结构和采用其的集成电路制造技术

本公开涉及基于虚设技术的电路排布结构和采用其的集成电路。本公开提出的电路排布结构与现有技术的电路排布结构相比，通过合理利用合并有源区设计和错位排布，减小了相同电路所占据的布局面积，同时大幅减少了栅极结构之间的排间连线并减少了越排连线跨度，减小了电路的寄生参数。这样就在利用虚设技术带来的益处的同时尽量减小电路面积，同时仍满足电路制造期间的工艺要求，且具有优化的电路性能。且具有优化的电路性能。且具有优化的电路性能。

【技术实现步骤摘要】
基于虚设技术的电路排布结构和采用其的集成电路


[0001]本公开涉及半导体装置的领域，更具体地涉及基于虚设技术的电路排布结构。

技术介绍

[0002]虚设技术，也称为dummy技术，即在关键电子元器件或结构周围添加虚设结构，是集成电路设计中的常用技术。虚设技术通常用于保证设计出的电路的可制造性以及成品电路的性能。就可制造性而言，虚设技术有助于避免光刻过程中曝光过度或不足而导致的蚀刻失败影响到关键元器件。就成品电路的性能而言，虚设技术有助于降低芯片中的噪声对关键信号的影响。
[0003]然而，虚设结构会占用集成电路面积，因此对于相同的电路原理图设计，采用较多的虚设结构会增大成品集成电路面积。此外，虚设结构的不当设计可能会增加有源区的排数、增加排间连线以及产生跨度较大的电连接等等的问题，导致成品电路具有较大的寄生参数。
[0004]因此，需要新的基于虚设技术的电路排布结构，其在利用虚设技术带来的益处的同时尽量减小电路占据的面积，同时还满足电路制造期间的工艺要求，且具有优化的电路性能。

技术实现思路

[0005]为此，在本公开的第一方面中，提出了一种基于虚设技术的电路排布结构，所述电路排布结构占据横向4个多晶以及纵向3排有源区，在第一排有源区中，4个多晶均为栅极结构，在第二排有源区中，按顺序的第一和第四个多晶为虚设结构并且第二和第三个多晶为栅极结构，在第三排有源区中，4个多晶均为栅极结构。
[0006]因此，根据本公开，在采用了虚设技术的同时，通过恰当的设计使电路布局尽量紧凑，减小了集成电路的面积。此外，通过采用仅3排有源区，可以减少电路中的排间连线并减小电连接的跨度，从而降低成品电路的寄生参数，优化电路的性能。
[0007]在一个实施例中，第一排有源区和第三排有源区中的8个栅极结构中的任何两个相邻的栅极结构采用合并有源区，所述两个相邻的栅极结构形成具有合并有源区的两个半导体器件。因此，根据该实施例，通过采用合并有源区，可以在给定的栅极结构上布置尽可能多的半导体器件，从而增大单位面积上的有效器件数量。
[0008]在一个实施例中，位于第二排有源区中的栅极结构与位于第一排有源区和/或第三排有源区中的栅极结构错位排布，位于第二排有源区中的栅极结构电连接到位于第一排有源区和/或第三排有源区中的位于相邻多晶上的栅极结构。因此，根据该实施例，通过采用栅极结构错位排布，可以在给定的栅极结构布局上灵活地设置电连接，从而增大本公开的电路排布结构的实用性。
[0009]在一个实施例中，在第一排有源区中，在第一和第二多晶上形成第一PMOS晶体管并且在第三和第四多晶上形成第二PMOS晶体管，在第二排有源区中，位于第二和第三个多
晶上的2个栅极结构形成第三PMOS晶体管和第四PMOS晶体管，第三排有源区中的4个栅极结构采用合并有源区设计，在第一至第四多晶上形成第一至第四NMOS晶体管，其按顺序为第一、第三、第二和第四NMOS晶体管；并且其中，第一NMOS晶体管与第三PMOS晶体管错位排布并电连接，第三NMOS晶体管与第一PMOS晶体管跨越第三PMOS晶体管而电连接，第二NMOS晶体管与第四PMOS晶体管电连接，第四NMOS晶体管与第二PMOS晶体管跨越虚设结构而电连接。因此，根据该实施例，给出了本公开提出的电路排布结构的一个具体的电路设计。可以看到，该电路排布结构能够在横向4个多晶以及纵向3排有源区的布局面积上部署共8个MOS晶体管，具有相当高的有效器件数量比例。
[0010]在一个实施例中，所述电路排布结构中的PMOS晶体管和NMOS晶体管被连接为两个或非门电路，每个或非门由两个PMOS晶体管和两个NMOS晶体管构成。因此，根据该实施例的电路排布结构构成了两个或非门电路。
[0011]于是，在本公开的第二方面中，提出了一种集成电路，其中的部分或全部采用了上述电路排布结构。
附图说明
[0012]图1示出了现有技术中一种特定的基于虚设技术的电路排布结构。
[0013]图2示出了本公开中的特定的基于虚设技术的电路排布结构。
[0014]图3示出了可采用该电路排布结构的示例电路图。
具体实施方式
[0015]接下来基于附图来描述本公开提出的电路排布结构的具体实施方式。在附图和接下来的描述中，出于必要性而包含了某些性质的元素。这些元素不仅可以用来更好地理解本公开，而且在必要时也有助于限定本公开。
[0016]应理解的是，本公开采用的方向性词汇，比如“排”、“列”、“横（向）”、“纵（向）”等，是为了便于描述，而非为了限制本公开的范围，并且本领域技术人员可以基于本公开以其他方向实施本公开中的排布结构（例如，将排布结构旋转90度等）。
[0017]此外，本公开采用了众多序数词，比如“第一”、“第二”等。在本公开中可按图1的视图中从左向右、从上向下的顺序用序数词对各部分进行编号，但是在实践中显然不限于此。因此，应理解的是，这些序数词是为了便于描述，而非为了限制本公开的范围。
[0018]可以实现各种虚设结构，比如虚设多晶（dummy poly）、虚设金属（dummy metal）、虚设晶体管（dummy MOS）、虚设电阻（dummy RES）、虚设电容（dummy CAP）等等。不同的虚设结构有各自的设置原则，并且在设计复杂度、占用面积、可实现的性能效果等方面表现不同。因此，在设计具体的集成电路板图时，需要针对特定的电路、在将各种因素考虑在内的情况下选择最合适的虚设结构以及它们与电子器件相结合的排布结构。
[0019]图1示出了现有技术中一种特定的基于虚设技术的电路排布结构。按照传统的虚设栅极画法，如果有源区没有断、即poly连续，则当最左和最右两侧存在有效poly时中间不需要设置虚设结构；而如果有源区断开，则需要设置虚设结构，亦即在有效栅极结构的左右（即有源区断开的边界处）都要设置虚设结构。因此形成了如图所示的电路排布结构。该电路排布结构占据横向4个多晶（poly）以及纵向4排有源区。要注意的是，为了清楚地展现“有
源区断开”或“有源区连续”的情况，图1中示出了左右并排设置的两个重复的该电路排布结构，而后文中仅针对其中的一个（即左侧）排布结构进行描述。此外，为了进行区分，图1中以深色示出被设计为虚设结构的多晶结构，并且以浅色示出被设计为栅极结构的多晶结构。
[0020]在第一排有源区中，4个多晶均被设计为栅极结构，形成第一PMOS晶体管和第二PMOS晶体管。在第二排有源区中，按顺序的第一和第四个多晶被设计为虚设结构，第二和第三个多晶被设计为栅极结构，形成第三PMOS晶体管和第四PMOS晶体管。在第三排有源区中，第一和第四个多晶被设计为虚设结构，第二和第三个多晶被设计为栅极结构，形成第一NMOS晶体管和第二NMOS晶体管。最后，在第四排有源区中，第一和第四个多晶被设计为虚设结构，第二和第三个多晶被设计为栅极结构，形成第三NMOS晶体管和第四NMOS晶体管。此外，位于同一第二多晶上且处于相邻的第二排有源区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于虚设技术的电路排布结构，其特征在于，所述电路排布结构占据横向4个多晶以及纵向3排有源区，在第一排有源区中，4个多晶均为栅极结构，在第二排有源区中，按顺序的第一和第四个多晶为虚设结构并且第二和第三个多晶为栅极结构，在第三排有源区中，4个多晶均为栅极结构。2.根据权利要求1所述的电路排布结构，其中，第一排有源区和第三排有源区中的8个栅极结构中的任何两个相邻的栅极结构采用合并有源区，所述两个相邻的栅极结构形成具有合并有源区的两个半导体器件。3.根据权利要求1所述的电路排布结构，其中，位于第二排有源区中的栅极结构与位于第一排有源区和/或第三排有源区中的栅极结构错位排布，位于第二排有源区中的栅极结构电连接到位于第一排有源区和/或第三排有源区中的位于相邻多晶上的栅极结构。4.根据权利要求2所述的电路排布结构，其中，位于第二排有源区中的栅极结构与位于第一排有源区和/或第三排有源区中的栅极结构错位排布，位于第二排有源区中的栅极结构电连接到位于第一排有源区和/或第三排有源区中的位于相邻多晶上的栅极结构。5.根据权利...

【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：摩尔线程智能科技北京有限责任公司，
类型：新型
国别省市：