超低噪声基准电路制造技术

超低噪声基准电路，涉及集成电路，本发明专利技术包括：第一运放，第一PMOS管；第二PMOS管,第二运放，其负性输入端接第一运放的输出端，正性输入端接基准电路输出端，其共模电压输入端接第二PMOS管的漏极，输出端接选择器的第一输入端；比较器，其正性输入端接第二运放的正性输入端，负性输入端通过第二电阻接地，输出端接选择器的控制端，选择器的第二输入端接地；基准电路输出端通过一个电容接地。采用本发明专利技术的技术，PMOS导通阻抗可调，基准电路输出积分噪声(10Hz～100KHz)可以低至1μVrms。声(10Hz～100KHz)可以低至1μVrms。声(10Hz～100KHz)可以低至1μVrms。

【技术实现步骤摘要】
超低噪声基准电路


[0001]本专利技术涉及集成电路，特别涉及基准电路。

技术介绍

[0002]基准电路是线性稳压器的主要噪声来源。随着射频电路对稳压器电源低噪声要求越来越高。超低噪声基准电路受到越来越多的关注。现有基准电路一般通过RC滤波电路进行降噪，如图1和图2所示。
[0003]图1是现有技术的第一种方式，电阻(高阻值POLY电阻等)集成在芯片内部，电容器使用芯片引脚外接的电容器。这种方法的缺点是大的电容器(μF级别)无法集成。同时大的RC时间常数导致启动时间较慢。
[0004]图2是现有技术的第二种方式，电阻(PMOS管的导通阻抗)和电容器都集成在芯片内部。PMOS管工作在弱反型区，作用是大的阻抗。这种方法的缺点是为了保证启动时间，PMOS管阻抗和电容器容值不能做的太大。因此基准电路输出积分噪声(10Hz～100KHz)一般大于10μVrms。

技术实现思路

[0005]本专利技术所要解决的技术问题是，提供一种输出积分噪声大幅降低的基准电路。
[0006]本专利技术解决所述技术问题采用的技术方案是，超低噪声基准电路，包括：
[0007]第一运放，其负性输入端和输出端连接，输出端通过串联的第一电阻和第二电阻接地，其正性输入端作为带隙电压输入端；
[0008]第一PMOS管，其源极接第一运放的输出端，漏极接基准电路输出端，栅极接选择器的输出端；
[0009]第二PMOS管，其源极接第一运放的输出端，栅极和漏极通过偏置电流源接地；
[0010]第二运放，其负性输入端接第一运放的输出端，正性输入端接基准电路输出端，其共模电压输入端接第二PMOS管的漏极，输出端接选择器的第一输入端；
[0011]比较器，其正性输入端接第二运放的正性输入端，负性输入端通过第二电阻接地，输出端接选择器的控制端，选择器的第二输入端接地；
[0012]基准电路输出端通过一个电容接地。
[0013]本专利技术通过运放和比较器对基准电压和输出电压进行采样，从而使PMOS管导通阻抗可调。在保证启动时间的同时实现了大的导通阻抗和电容器容值。现有技术为了保证启动时间，基准电路输出积分噪声(10Hz～100KHz)一般大于10μVrms。采用本专利技术的技术，PMOS导通阻抗可调，基准电路输出积分噪声(10Hz～100KHz)可以低至1μVrms。
附图说明
[0014]图1是第一种现有技术的示意图。
[0015]图2是第二种现有技术的示意图。
[0016]图3是本专利技术的电路图。
具体实施方式
[0017]参见图3，本专利技术的超低噪声基准电路包括：
[0018]第一运放OP1，其负性输入端和输出端连接，输出端通过串联的第一电阻R1和第二电阻R2接地，其正性输入端作为带隙电压输入端；
[0019]第一PMOS管MP1，其源极接第一运放OP1的输出端，漏极接基准电路输出端，栅极接选择器的输出端；
[0020]第二PMOS管MP2，其源极接第一运放OP1的输出端，栅极和漏极通过偏置电流源接地；
[0021]第二运放OP2，其负性输入端接第一运放OP1的输出端，正性输入端接基准电路输出端，其共模电压输入端接第二PMOS管MP2的漏极，输出端接选择器的第一输入端；
[0022]比较器COMP1，其正性输入端接第二运放OP2的正性输入端，负性输入端通过第二电阻R2接地，输出端接选择器的控制端，选择器的第二输入端接地；
[0023]基准电路输出端通过输出电容COUT接地。
[0024]本专利技术的工作原理说明：
[0025]参见图3，偏置电流源IBIAS的电流范围可在10pA～1nA之间。第一电阻R1和第二电阻R2为分压电阻器，二者的电阻值比例R1/R2等于1/99，R1是第一电阻R1的电阻值，R2是第二电阻R2的电阻值。VCM是第二运放OP2输出的共模电压。
[0026]VBG是带隙电压，经过缓冲级第一运放OP1产生基准电压VREF。对基准电压VREF和输出电压VOUT进行采样，分别通过第二运放OP2和比较器COMP1进行运算，然后调节PMOS管阻抗。当VOUT电压小于VREF电压时，PMOS管阻抗较小。输出电容快速充电，VOUT电压快速上升。当VOUT接近或等于VREF时，第一PMOS管阻抗增大，直至达到设定值。这样在较小的启动时间，PMOS管最终设定的阻抗可以达到数个GΩ的级别，VREF可以经过深度滤波，VOUT保持超低噪声。
[0027]当VOUT电压从0V上升为VREF时，PMOS的工作状态可以分为二个阶段。第一个阶段VOUT小于0.99VREF，比较器输出低电平0，第一PMOS管栅极接选择器的第二输入端口，即栅极接GND，此时PMOS管导通阻抗很小；第二个阶段，VOUT大于0.99VREF，比较器输出高电平1，PMOS栅极接选择器的第一输入端，即栅极第二运放OP2的输出端，此时第一PMOS管导通阻抗逐渐增大。当VOUT等于VREF时，PMOS管导通阻抗达到设定的最大值。
[0028]参见图2所示的现有技术，其PMOS导通阻抗不可调，为了保证启动时间PMOS导通阻抗和滤波电容器容值不可以太大，因而基准电路输出积分噪声(10Hz～100KHz)一般大于10μVrms。采用本专利技术的PMOS导通阻抗可调，可以设置更大的PMOS导通阻抗和电容器容值。基准电路输出积分噪声(10Hz～100KHz)可以低至1μVrms。
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【技术保护点】

【技术特征摘要】
1.超低噪声基准电路，其特征在于，包括：第一运放(OP1)，其负性输入端和输出端连接，输出端通过串联的第一电阻(R1)和第二电阻(R2)接地，其正性输入端作为带隙电压输入端；第一PMOS管(MP1)，其源极接第一运放(OP1)的输出端，漏极接基准电路输出端，栅极接选择器的输出端；第二PMOS管(MP2)，其源极接第一运放(OP1)的输出端，栅极和漏极通过偏置电流源接地；第二运放(OP2)，其负性输入端接第一运放(OP...

【专利技术属性】
技术研发人员：李根，方海燕，杨禹川，
申请(专利权)人：晟芯腾跃北京科技有限公司，
类型：发明
国别省市：