VCSEL芯片制造方法及VCSEL阵列技术

本发明专利技术公开了一种VCSEL芯片制造方法，属于半导体激光器制造技术领域。本发明专利技术VCSEL芯片制造方法包括：在外延片上形成多个具有氧化限制型结构的主动区平台的步骤，所述制造方法还包括：在所形成的多个主动区平台之间的沟槽底部沉积具有拉应力的应力补偿层的步骤。本发明专利技术还公开了一种VCSEL阵列。针对VCSEL芯片制造过程中由于叠层DBR压应力所导致的翘曲问题，本发明专利技术对现有制造工艺进行改进，在氧化限制型的主动区平台制作完成后，在主动区平台之间的沟槽底部沉积具有拉应力的应力补偿层，以对叠层DBR所产生的压应力进行抵消，可有效减少VCSEL芯片在后道工序中所产生的翘曲，大幅降低产品破损率。低产品破损率。低产品破损率。

【技术实现步骤摘要】
VCSEL芯片制造方法及VCSEL阵列


[0001]本专利技术涉及半导体激光器制造
，尤其涉及一种垂直腔面发射激光器（Vertical
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Cavity Surface
‑
Emitting Laser，简称VCSEL）芯片制造方法。

技术介绍

[0002]功耗低、阈值电流小、调制速度快，光束质量高、芯片结构紧凑、制造成本低，使得垂直腔面发射激光器（VCSEL）成为短距离光通信理想光源。此外，VCSEL激光器还广泛应用于姿态感知、医疗技术、3D传感器、光存储等
VCSEL激光器有源区薄，腔长短，单层增益小，采用堆叠多层DBR结构可以极大地提高其有效光子寿命。为了提高注入至量子阱有源层电流的收拢性，现有VCSEL激光器多采用湿氧化工艺将其DBR中的一层或多层高铝含量的Al
x
Ga1‑
x
As（x≥0.95）层氧化成AlO
x
，位于量子阱有源层正上方的DBR高铝层未被氧化，形成氧化孔，从而得到环状圆形电流通道，该结构被称为氧化限制型DBR结构（或简称为氧化限制型结构），这一收拢的电流通道可以有效地降低VCSEL激光器的阈值电流。同时，由于氧化孔处的DBR高铝层材料未被氧化，保持GaAs/Al
x
Ga1‑
x
As不变，折射率保持3~3.11，而氧化孔周围被氧化的DBR高铝层材质由Al
x
Ga1‑
x
As变成成为AlO
x
，折射率从3.11降低至1.6，由此产生的DBR材料的折射率差可以极大地将有源层发出的光限制在垂直方向，激光器的光子寿命得到提高，进一步降低VCSEL激光器的阈值电流。
[0003]VCSEL激光器多采用叠层DBR，叠层DBR由1/4 λ（λ为激光器出光波长）厚度的高折射率GaAs层和1/4 λ厚度的低折射率Al
x
Ga1‑
x
As（0.8≤x≤0.95）层交替层叠形成，叠层DBR在GaAs衬底表面生长而成。Al
x
Ga1‑
x
As层的使用增加了外延片的压应力，叠层DBR中的铝含量越多，外延片的压应力越大。外延片在过大的压应力作用下变得翘曲，整体呈现类似穹顶状的弯曲状态，使得芯片制造工艺工程中难以处理（GaAs性质脆，易碎）。同时，为了便于VCSEL激光器分切和芯片的散热，晶圆级芯片制作完成后需要对GaAs衬底进行薄化处理，薄化后的晶圆厚度为60
‑
350 um。GaAs衬底薄化处理后进一步加剧了芯片的翘曲，GaAs衬底薄化程度越高，芯片翘曲越严重。当GaAs衬底薄化至80
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150um后，6英寸晶圆芯片的翘曲曲率半径可以达到几百cm。如此大的翘曲极易容易引起破片损伤，严重制约晶圆级芯片的分切处理。此外，当将晶圆级芯片分切为较大规模的VCSEL阵列使用时，压应力和翘曲的存在也会严重影响VCSEL阵列的性能和可靠性。

技术实现思路

[0004]本专利技术所要解决的技术问题在于克服现有技术不足，提供一种VCSEL芯片制造方法，可有效解决芯片制作过程中薄化等动作造成的外延片翘曲量大、易破损的问题。
[0005]本专利技术具体采用以下技术方案解决上述技术问题：一种VCSEL芯片制造方法，包括：在外延片上形成多个具有氧化限制型结构的主动区平台的步骤，所述制造方法还包括：在所形成的多个主动区平台之间的沟槽底部沉积具有拉应力的应力补偿层的步骤。
[0006]优选地，所述拉应力的应力值为300 Mpa～800 Mpa。
[0007]优选地，所述应力补偿层为以下材料中的一种或至少两种的复合：SiN
x
、SiO
x
、SiON、Si。
[0008]优选地，所述应力补偿层的厚度为500nm～3000 nm。
[0009]进一步地，所述制造方法还包括：在所述应力补偿层之上沉积金属导热层的步骤。
[0010]优选地，所述金属导热层为以下金属材料中的一种或至少两种的复合：Mo、Al、Ti。
[0011]优选地，所述金属导热层的厚度为100 nm～1000 nm。
[0012]更进一步地，所述制造方法还包括：在外延片表面涂覆水氧阻隔膜的步骤。
[0013]优选地，所述水氧阻隔膜为以下材料中的一种或至少两种复合：SiN
x
、SiO
x
、SiON、AlO
x
、TiO
x
。
[0014]一种VCSEL阵列，使用如上任一技术方案所述VCSEL芯片制造方法制造得到。
[0015]相比现有技术，本专利技术技术方案具有以下有益效果：针对VCSEL芯片制造过程中由于叠层DBR压应力所导致的翘曲问题，本专利技术对现有制造工艺进行改进，在氧化限制型主动区平台制作完成后，在主动区平台之间的沟槽底部沉积具有拉应力的应力补偿层，以对叠层DBR所产生的压应力进行抵消，可有效减少VCSEL芯片在后道工序中所产生的翘曲，大幅降低产品破损率。
附图说明
[0016]图1为现有VCSEL芯片的纵剖面结构示意图；图2为本专利技术VCSEL芯片一个优选实施例的纵剖面结构示意图；图3a～图3n为图2所示VCSEL芯片的制造流程示意图。
[0017]图中附图标记的含义具体如下：1. GaAs衬底；2. 缓冲层；3. N型DBR；4. 量子阱；5. 氧化限制层；6. P型DBR；7. 水氧阻隔膜；8. P Ring Metal；9. P Metal；10. Mesa 槽；11. N Metal；12. 应力补偿层；13. 金属导热层。
具体实施方式
[0018]图1显示了现有VCSEL芯片的基本结构，自下而上依次为：N Metal 11、GaAs衬底1、缓冲层2、N型DBR 3、量子阱4、氧化限制层5、P型DBR 6、水氧阻隔膜7、P Ring Metal 8、P Metal 9；该芯片包括多个独立发光的VCSEL单元，每个VCSEL单元都由上部突出的主动区平台（包括上面若干层N型DBR以及其上的量子阱4、氧化限制层5、P型DBR 6，在工程中通常称为Mesa或Mesa平台）与下方的N Metal 11、GaAs衬底1、缓冲层2及部分N型DBR 3构成，各主动区平台之间通过Mesa 槽10分隔。根据需要对该VCSEL芯片的VCSEL单元进行分割，即可得到单独的VCSEL激光器或VCSEL阵列。由于叠层DBR中的Al
x
Ga1‑
x
As层所产生的压应力，会导致后道工序（尤其是薄化处理）出现大量翘曲，进而引发破片。
[0019]针对这一问题，本专利技术的解决思路是对现有制造工艺进行改进，在氧化限制型的主动区平台制作完成后，在主动区平台之间的沟槽底部沉积具有拉应力的应力补偿层，以对叠层DBR所产生的压应力进行抵消，可有效减少VCSEL芯片在后道工序中所产生的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种VCSEL芯片制造方法，包括：在外延片上形成多个具有氧化限制型结构的主动区平台的步骤，其特征在于，所述制造方法还包括：在所形成的多个主动区平台之间的沟槽底部沉积具有拉应力的应力补偿层的步骤。2.如权利要求1所述VCSEL芯片制造方法，其特征在于，所述拉应力的应力值为300 Mpa～800 Mpa。3.如权利要求1所述VCSEL芯片制造方法，其特征在于，所述应力补偿层为以下材料中的一种或至少两种的复合：SiN
x
、SiO
x
、SiON、Si。4.如权利要求1所述VCSEL芯片制造方法，其特征在于，所述应力补偿层的厚度为500nm～3000 nm。5.如权利要求1所述VCSEL芯片制造方法，其特征在于，所述制造方法还包括：在所述应力补偿层之上沉积金属导热层的步骤。6....

【专利技术属性】
技术研发人员：李加伟，严磊，
申请(专利权)人：苏州长瑞光电有限公司，
类型：发明
国别省市：