一种实现快速锁定的锁相环、收发机和通信设备制造技术

本发明专利技术提供了一种实现快速锁定的锁相环、收发机和通信设备，该锁相环包括：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，还包括：快速锁定控制单元，其第一输入端接收参考时钟信号，第二输入端接收锁相使能信号，被配置为当接收到锁相使能信号时，响应于参考时钟信号的上升沿输出高电平复位信号；分频器，其连接至快速锁定控制单元的输出端，被配置响应于高电平复位信号，触发生成反馈信号；鉴频鉴相器，其连接至快速锁定控制单元的输出端，被配置为响被配置为响应于所述高电平复位信号，输出所述参考时钟信号和所述反馈信号的相位误差。利用上述方法，能够实现快速锁相。能够实现快速锁相。能够实现快速锁相。

【技术实现步骤摘要】
一种实现快速锁定的锁相环、收发机和通信设备


[0001]本专利技术属于射频收发机领域，具体涉及一种实现快速锁定的锁相环、收发机和通信设备。

技术介绍

[0002]本部分旨在为权利要求书中陈述的本专利技术的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
[0003]随着半导体工艺尺寸不断缩小和系统复杂性提升，收发机芯片工作频率不断提高，为了确保芯片工作的稳定性，对于收发机时钟的频率和质量要求越来越高。锁相环(Phase Locked Loop，PLL)作为片上系统(System
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Chip，SoC)的一种时钟源，广泛应用于各种收发机中。
[0004]锁相环的快速锁定一直是研发追求目标，但是受到稳定性、动态响应、精度和噪声等因素相互制约，锁相速度难以进一步提高。现有加速锁定方案包括改变电荷泵内部的电流，但此方案涉及的电路结构比较复杂，不仅容易给锁相环系统带来噪声，而且改变锁相环环路参数，从而难以广泛应用于各种锁相环系统。
[0005]因此，如何加快锁相速度是一个亟待解决的问题。

技术实现思路

[0006]针对上述现有技术中存在的锁相时间较长的问题，提出了一种实现快速锁定的锁相环、收发机和通信设备，能够加快锁相速度。
[0007]本专利技术提供了以下方案。
[0008]第一方面，提供一种实现快速锁定的锁相环，锁相环包括：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，还包括：快速锁定控制单元，其第一输入端接收参考时钟信号，第二输入端接收锁相使能信号，被配置为当接收到锁相使能信号时，响应于参考时钟信号的上升沿输出高电平复位信号；分频器，其连接至快速锁定控制单元的输出端，被配置为响应于高电平复位信号，触发生成反馈信号；鉴频鉴相器，其连接至快速锁定控制单元的输出端，被配置为响应于高电平复位信号，输出参考时钟信号和反馈信号的相位误差。
[0009]在一种实施方式中，快速锁定控制单元被配置为：当锁相使能信号为低电平时，输出低电平复位信号；当锁相使能信号为高电平时，在参考时钟信号的上升沿，低电平复位信号跳变为高电平复位信号。
[0010]在一种实施方式中，快速锁定控制单元包括上升沿触发的D型触发器。
[0011]在一种实施方式中，D型触发器的D端连接至锁相使能信号，CLK端连接至参考时钟信号，复位端连接至锁相使能信号，Q端为输出端。
[0012]在一种实施方式中，快速锁定控制单元包括：多个级联的D型触发器。
[0013]在一种实施方式中，快速锁定控制单元包括2个级联的D型触发器，使得在参考时钟信号的第二个上升沿处，快速锁定控制单元输出高电平复位信号。
[0014]在一种实施方式中，鉴频鉴相器被配置为：响应于低电平复位信号，将UP信号和DN信号重置为0。
[0015]在一种实施方式中，分频器被配置为：响应于低电平控制信号，将反馈信号重置为低电平；响应于高电平控制信号，根据压控振荡器的输出信号Fvco的周期Tvco和分压器数N输出反馈信号。
[0016]第二方面，提供一种实现快速锁定的收发机，包括如第一方面的锁相环。
[0017]第三方面，提供一种实现快速锁定的通信设备，包括如第一方面的锁相环。
[0018]上述实施例的优点之一，通过设置该快速锁相控制电路，能够减小参考时钟信号和反馈信号之间的初始相位差，从而能够实现快速锁相。
[0019]本专利技术的其他优点将配合以下的说明和附图进行更详细的解说。
[0020]应当理解，上述说明仅是本专利技术技术方案的概述，以便能够更清楚地了解本专利技术的技术手段，从而可依照说明书的内容予以实施。为了让本专利技术的上述和其它目的、特征和优点能够更明显易懂，以下特举例说明本专利技术的具体实施方式。
附图说明
[0021]通过阅读下文的示例性实施例的详细描述，本领域普通技术人员将明白本文所述的优点和益处以及其他优点和益处。附图仅用于示出示例性实施例的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的标号表示相同的部件。在附图中：图1为传统的电荷泵锁相环PLL的结构示意图；图2（a）为根据图1所示出的电荷泵锁相环PLL进行锁相的时序示意图；图2（b）为根据图1所示出的电荷泵锁相环PLL进行锁相的另一时序示意图；图3为根据本专利技术一实施例的实现快速锁定的锁相环的结构示意图；图4为根据图3所示出的锁相环进行锁相的时序示意图；图5为根据本专利技术一实施例的快速锁定控制模块的结构示意图。
[0022]在附图中，相同或对应的标号表示相同或对应的部分。
具体实施方式
[0023]下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域技术人员。
[0024]在本申请实施例的描述中，应理解，诸如“包括”或“具有”等术语旨在指示本说明书中所公开的特征、数字、步骤、行为、部件、部分或其组合的存在，并且不旨在排除一个或多个其他特征、数字、步骤、行为、部件、部分或其组合存在的可能性。
[0025]除非另有说明，“/”表示或的意思，例如，A/B可以表示A或B；本文中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。
[0026]术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者
隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
[0027]参考图1，尤其针对零中频收发机，如图传统的电荷泵锁相环PLL，主要由鉴频鉴相器（Phase Frequency Detector，PFD），电荷泵（Charge Pump，CP），环路滤波器（Loop Filter，LPF），压控振荡器（Voltage Controlled Oscillator，VCO）和分频器（Frequency Divider，DIV）五个部分组成。鉴频鉴相器PFD将参考时钟信号Fref与反馈信号Fv的相差和频差转换为鉴相误差，鉴相误差作用于电荷泵CP，控制电荷泵的通断，使环路滤波器LPF充放电，从而改变压控振荡器VCO的控制电压。压控振荡器VCO的控制电压与鉴相误差信号成正比，由于负反馈回路的作用，反馈信号Fv的频率或相位将向鉴相误差减小的方向改变，直到鉴相误差为零。当鉴相误差变为零时，锁相环路就进入了锁定状态。
[0028]当锁相环闭环时，鉴频鉴相器PFD实际上需要比较参考时钟信号Fref和反馈信号Fv之间的相位误差和频率误差，此时，如果参考时钟信号Fref本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种实现快速锁定的锁相环，所述锁相环包括：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，其特征在于，所述锁相环还包括：快速锁定控制单元，其第一输入端接收参考时钟信号，第二输入端接收锁相使能信号，被配置为当接收到所述锁相使能信号时，响应于所述参考时钟信号的上升沿输出高电平复位信号；所述分频器，其连接至所述快速锁定控制单元的输出端，被配置为响应于所述高电平复位信号，触发生成反馈信号；所述鉴频鉴相器，其连接至所述快速锁定控制单元的输出端，被配置为响应于所述高电平复位信号，输出所述参考时钟信号和所述反馈信号的相位误差。2.根据权利要求1所述的锁相环，其特征在于，快速锁定控制单元被配置为：当所述锁相使能信号为低电平时，输出低电平复位信号；当所述锁相使能信号为高电平时，在所述参考时钟信号的上升沿，所述低电平复位信号跳变为所述高电平复位信号。3.根据权利要求1所述的锁相环，其特征在于，所述快速锁定控制单元包括上升沿触发的D型触发器。4.根据权利要求3所述的锁相环，其特征在于，所述D型触发器的D端连接至所述锁相使能信...

【专利技术属性】
技术研发人员：周艳平，陈俊杰，胡思全，
申请(专利权)人：杭州地芯科技有限公司，
类型：发明
国别省市：