一种基于FPGA的高分辨率TDC实现方法技术

本发明专利技术公开了一种基于FPGA的高分辨率TDC实现方法，所述高分辨率TDC实现方法包括：对时序信号进行多路并行交错采样，并集中分析采样数据，从而提高对信号的时序分辨能力，实现了高分辨率TDC转换。高分辨率TDC转换。高分辨率TDC转换。

【技术实现步骤摘要】
一种基于FPGA的高分辨率TDC实现方法


[0001]本专利技术属于基于FPGA的时序信号接口领域，尤其涉及一种基于FPGA的高分辨率TDC实现方法。

技术介绍

[0002]时序信号一般接入FPGA的普通IO管脚，现有基于FPGA的时序信号采集方法有SDR单沿采样、DDR双沿采样和ISERDES串并接收采样三种。
[0003]以Xilinx公司的7系列FPGA为例，SDR单沿采样的采样率一般不高于400Msps(M次采样/秒)，DDR双沿采样的采样率一般不高于800Msps，而ISERDES串并接收采样的采样率一般不高于1800Msps。当需要更高时序分辨能力时，现有三种方法不能实现。

技术实现思路

[0004]本专利技术的目的在于：为了克服现有技术问题，公开了一种基于FPGA的高分辨率TDC实现方法，本专利技术方法对时序信号进行多路并行交错采样，从而提高对信号的时序分辨能力，实现了高分辨率TDC转换。
[0005]本专利技术目的通过下述技术方案来实现：
[0006]一种基于FPGA的高分辨率TDC实现方法，所述高分辨率TDC实现方法包括：对时序信号进行多路并行交错采样，并集中分析采样数据，从而提高对信号的时序分辨能力，实现高分辨率TDC转换。
[0007]根据一个优选的实施方式，对时序信号进行多路并行交错采样具体包括：利用FPGA内部IOB上的IDELAY和ISERDES资源，使用多路不同时延值的IDELAY，使输入的一路时序信号成为多相时序信号，再使用相同数量的ISERDES进行串并转换，形成单比特交错采样数据。
[0008]根据一个优选的实施方式，交错ISERDES的数量小于等于IDELAY的抽头TAP数量。
[0009]前述本专利技术主方案及其各进一步选择方案可以自由组合以形成多个方案，均为本专利技术可采用并要求保护的方案。本领域技术人员在了解本专利技术方案后根据现有技术和公知常识可明了有多种组合，均为本专利技术所要保护的技术方案，在此不做穷举。
[0010]本专利技术的有益效果：
[0011]在7系列FPGA中，IDELAY的TAP最小间隔为39ps(400MHz参考时钟)，在ISEERDES使用800MHz高速时钟(HCLK)单采样时，使用32路并行交错采集，综合分析串并数据，可理论上实现39ps的时序分辨能力，等效采样率为32
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800Msps,相当于UltraScale系列FPGA的GTY的分别能力。
[0012]在实际使用中，输入信号的布线时延存在一定的随机性，不能在大量扇出的同时还保证时延的分布集中，所以并行资源的分布一般在同一IOBank的一个组内(T)，数量不超过10个。在节约资源功耗的情况下，使用4路1.6Gsps，可实现6.4Gsps采样，时序分别能力为156ps。
附图说明
[0013]图1是本专利技术基于FPGA的高分辨率TDC实现方法的FPGA时序信号多相交织采样框图；
[0014]图2是本专利技术时序分析样例示意图。
具体实施方式
[0015]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0016]应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
[0017]参考图1所示，图中示出了一种基于FPGA的高分辨率TDC实现方法，所述高分辨率TDC实现方法包括：对时序信号进行多路并行交错采样，并集中分析采样数据，从而提高对信号的时序分辨能力，实现高分辨率TDC转换。
[0018]具体地，本专利技术高分辨率TDC实现方法包括：利用FPGA内部IOB上的IDELAY和ISERDES资源，使用多路不同时延值的IDELAY，使输入的一路时序信号成为多相时序信号，再使用相同数量的ISERDES进行串并转换，形成单比特交错采样数据；然后集中分析串并转换的数据，就能成倍提高对时序信号边沿发生时间的分辨能力。
[0019]理论上交错ISERDES的数量最高可达IDELAY的抽头TAP数量，比如7系列FPGA的IDELAY有32个TAP，最多可用32个ISERDES进行交错采样。本专利技术方法可在成倍的提高时序分别能力的同时，不用改变原有的硬件电路。
[0020]图2为时序分析样例示意图，图中，上半部分方为输入的脉冲信号，扇出成4路，分别用0
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TAP、n
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TAP、2n
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TAP、3n
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TAP的IDELAY进行延时，然后用4个1：4的ISERDES进行串并接收转换。下半部分为ISERDES转换时序图，加粗的竖线条为并行转换输出时刻，细竖线条为串行采样间隔时刻。IDELAY的时延间隔单位n
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TAP为1/4个串行时钟周期。
[0021]对于脉冲上升沿，图2下半部分自上而下得到4个串并转换数据：0011、0011、0011和0001。
[0022]根据第一个数据“0011”，可知上升沿位于并行时钟之前的第2个串行时钟和第1个串行时钟之间。进一步分析这4个数据的变化过程，信号延迟1/4个串行时钟周期和1/2个串行时钟周期输出数据不变，而延迟3/4个串行时钟周期数据发生改变，可知，信号上升沿位于第1个串行时钟之前的1/2～3/4个串行时钟周期的时间片中。
[0023]以串行时钟1GHz，并行时钟250Mhz为例，可知图2中的上升沿位于紧后的并行时钟之前的1.5ns～1.75ns时间区间内。
[0024]同理可知下降沿位于其紧后的并行时钟之前的3.25ns～3.5ns时间区间内。时间的等效分辨能力为4Gsps(G次采样/秒)。
[0025]应用案例：
[0026]在某车载系统调试过程中，FPGA通过2个时延间隔208ps(4个52ps的TAP)的
IDELAY，分给两路1.2GHz串行时钟的ISERDES(等效2.4Gsps时间分辨采样)实现与ADC同步的TDC功能，测量采集系统的同步参考信号，同时用相同的方法测量秒脉冲，获得不同车间同步参考信号的相对统一授时系统秒脉冲的时序差。系统应用中可对该时序差值做补偿修正，从而以无线的方式获得车辆间2.4Gsps单采样周期的同步采集能力。
[0027]以上所述仅为本专利技术的较佳实施例而已，并不用以限制本专利技术，凡在本专利技术的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本专利技术的保护范围之内。
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【技术保护点】

【技术特征摘要】
1.一种基于FPGA的高分辨率TDC实现方法，其特征在于，所述高分辨率TDC实现方法包括：对时序信号进行多路并行交错采样，并集中分析采样数据，从而提高对信号的时序分辨能力，实现高分辨率TDC转换。2.如权利要求1所述的高分辨率TDC实现方法，其特征在于，对时序信号进行多路并行交错采样具体包括：利用FPGA内部IO...

【专利技术属性】
技术研发人员：刘建高，张伟，李超，肖龙，谢伟，黄霞，王建，何超，孙盼杰，张慧君，徐凯，朱江，
申请(专利权)人：中国电子科技集团公司第二十九研究所，
类型：发明
国别省市：